本案为关于一种扇出型半导体封装结构，尤指一种扇出型晶片级封装(fowlp)封装结构，及一种制造工艺方法，用以在制作过程中，提升金属柱的稳定性。
背景技术：
根据先前技术的半导体装置制造方法，须使用10至20微米(micron)的粘着层，待半导体封装完成后，可使用激光，将金属柱底部的钝化层予以穿孔。此制造过程中，热分布不均匀会导致完成品的可靠度不佳。
根据另一先前技术的半导体装置制造方法，可将金属层直接置放于粘着层上，粘着层则覆盖载体，再将金属柱形成于金属层，且将金属层未被金属柱遮盖的部份予以移除。然而，此将造成支撑结构不足，在后续操作中，金属柱容易倾倒，故会造成装置的毁损。
技术实现要素：
本发明实施例提供一种扇出型半导体封装结构，包含一第一重布层、多个金属柱、一半导体晶片、一模造成型化合层及一第二重布层。该第一重布层包含一第一金属层，具有多个凹槽区。该多个金属柱中，其中每一金属柱各自注入于该第一金属层的该多个凹槽区的一第一组凹槽区的相异凹槽区。该半导体晶片接合于该第一金属层的该多个凹槽区的一第二组凹槽区。该模造成型化合层覆盖该半导体晶片及该第一重布层，其中该多个金属柱的顶端从该模造成型化合层露出。该第二重布层位于该模造成型化合层及该多个金属柱的顶端之上。
本发明实施例提供一种形成一扇出型半导体封装结构的制造工艺方法，该方法包含形成一第一重布层，其中该第一重布层包含一第一金属层，该第一金属层具有多个凹槽区；注入多个金属柱，每一金属柱各自注入于该第一金属层的该多个凹槽区的一第一组凹槽区的相异凹槽区；将一半导体晶片接合于该第一金属层的该多个凹槽区的一第二组凹槽区；以一模造成型化合层覆盖该半导体晶片及该第一重布层，其中该多个金属柱的顶端从该模造成型化合层露出；及形成一第二重布层于该模造成型化合层及该多个金属柱的顶端之上。
附图说明
图1至图18为本发明实施例中，扇出型半导体封装结构的制造过程的横剖面示意图。
附图标号
110载体
112粘着层
310、311、310b、311b凹槽区
116第一金属层
118第二金属层
126第三金属层
114第一钝化层
124第二钝化层
134第三钝化层
320、420光阻层
315凸块
319边墙
425金属柱
530晶片
535底部填充材料
640环氧模造成型化合层
163第一重布层
763第二重布层
具体实施方式
图1至图18为本发明实施例中，扇出型半导体封装结构的制造过程的横剖面示意图。如图1所示，载体110可被使用，举例而言，其中载体110可包含玻璃板、硅(例如硅晶片)、氧化硅、金属板或陶瓷板。粘着层112可施加于载体110之上，粘着层112可例如包含环氧化合物、硅氧橡胶、聚亚酰胺(polyimide，pi)、polybenzoxazole(pbo)、benzocyclobutene(bcb)、聚合物(polymer)或金属，或其他适宜的材料。粘着层112可使用旋涂、印刷、化学气相沉积(cvd)或物理气相沉积(pvd)等方式形成。
第一重布层(redistributionlayer，rdl)163可形成于粘着层112之上。开始形成第一重布层163时，可先直接于粘着层112上形成第一钝化层114。所述的钝化层可例如为聚亚酰胺。可使用光刻制造工艺(lithographicprocess)将第一钝化层114的至少一部份从第一重布层163中移除，从而露出粘着层112。因此，第一钝化层114可包含凹槽区，例如310及311，用以导电。物理气相沉积(pvd)可用以形成第一金属层116，以于凹槽区310、311覆盖粘着层112，且保留第一钝化层114，如图2所示。此处所述的金属层可包含钛、钛钨合金、钽、氮化钛、氮化钽、铜及金的至少一者，但亦可使用其他适宜的金属。
图3为光阻层320施加于第一金属层116之上，且光阻层320的多个部份已使用显影制造工艺移除后的示意图。光阻层320的多个部份被移除，以露出第一金属层116欲露出的部份，留下的光阻层320可遮盖第一金属层116不须导电的部份。如图4所示，第二金属层118可被注入于第一金属层116露出的部份，填补凹槽区310及311，且延伸第一金属层116。然后，如图5所示，留下的光阻320可从第一重布层163中被移除。图6中，球下冶金(underbumpmetallization，ubm)刻蚀可用以移除第一金属层116中未被第二金属层116覆盖的部份。
如图7所示，可施加第二钝化层124，从而覆盖第一钝化层114与第二金属层118。然后，另一道光刻制造工艺可形成第二钝化层124的凹槽区，以露出第二金属层118中允许被导电的部份。于此示例中，露出第二金属层118的凹槽区可为310b与311b，其可例如对应于前述的凹槽区310与311。
上述的重布层制造工艺、或其他的重布层制造工艺可根据需求重复操作，以在第一重布层163所须的区域形成电连接。如图8所示，当第一重布层163制造完成后，另一道物理气相沉积制造工艺可形成第三金属层126以覆盖凹槽区310b与311b、及留下的第二钝化层124。
图9为本示例的凹槽区310b的横剖面特写图。当第二钝化层124往载体110的反方向延伸，且超越第二金属层118的上表面，即可在第二金属层118上形成具有边墙319的凹槽区310b。边墙319可实质上垂直于载体110的一平面。在凹槽区310b内，第三金属层126的多个部份可接触第二金属层118，且该多个部份可被纹理化(例如图9所示的凸块315)，举例而言，所述的纹理化可包含形成槽沟、凹洞、凸块或其他形状的纹理，以增加凹槽区310b的表面积。
干膜层压(dryfilmlamination)制造工艺可续而施用，以形成一厚层的光阻层420，覆盖于第三金属层126上。然后，可用光刻制造工艺以在凹槽区上的光阻层420形成开口于凹槽区310b，以利创建金属柱425，作为上方层的导电路径。光刻制造工艺除了露出凹槽区310b，亦可露出第三金属层126中，紧邻凹槽区310b的少许部份。留存的光阻层可不被光刻制造工艺移除，如图10所示。
接着，可施用另一道涂镀制造工艺，以将光阻层420的开口填满(或几乎填满)，以形成如图11所示的金属柱425。接着，如图12所示，留下的光阻层420可被从第三金属层126上移除，从而露出金属柱425与第三金属层126。最后，如图13所示，可选择性地执行另一道球下冶金层制造工艺，以移除第三金属层126中，并未被金属柱425遮盖的部份，包含凹槽区311b的部份，从而形成导电路径。
金属柱425的形成可使各个金属柱425的下方座落于边墙319内，且提供更多的接触区域于金属柱425与凹槽区310b之间，以使金属柱425与第三金属层126的接合可更紧密且稳固，以助于解决先前技术中，金属柱425会在制造过程中受力倾倒的问题。于一些实施例中，凹槽区310b的纹理化部份(如图9的315)可更加强金属柱425与第三金属层126的接合强度。
图14中，晶片530被接合于凹槽区311b，且位于金属柱425之间。可采用芯片倒装焊封装(flip-chipbonding)，但其他适宜的接合方式亦可使用。为了提升封装结构的强度与热传导特性，如图15所示，可用底部填充材料(underfillmaterial)535填充晶片530与第二钝化层124的空隙。根据实施例，可用毛细流动材料(capillary-flowmaterial)作为底部填充材料535。使用毛细流动材料可允许选用高或低的接脚间距(padpitch)，且兼顾良好的可靠性，故可别于先前技术的模塑底部填充材料(moldingunderfill，muf)，因为模塑底部填充材料适用于高接脚间距。
如图16所示，整体单元可被环氧模造成型化合层(epoxymoldingcompound，emc)640覆盖密封。环氧模造成型化合层640可为旋转涂布环氧模造成型化合(spincoatemc)层、干膜(dryfilm)、压缩成型环氧模造成型化合(compressionmoldemc)层。如图17所示，可使用研磨制造工艺将环氧模造成型化合层640的顶部，研磨到露出金属柱425的顶端，以待后续形成第二重布层763。图18中，第二重布层763的形成过程相似于第一重布层163，但构造可为相异。如欲形成第二重布层763，可先施加第三钝化层134以覆盖金属柱425与环氧模造成型化合层640。然后，可执行光刻制造工艺，将第三钝化层134的一部分从第二重布层763中移除，以形成类似图1的310、311的凹槽区。然后，可使用物理气相沉积制造工艺以形成金属层，覆盖所述的凹槽区及留存的第三钝化层134。第二重布层763的其他部份可用类似于形成第一重布层163的方法，予以形成，亦可根据设计考量，采用相异的形成方式。
综上可知，本案提供一种扇出型半导体封装结构。可施加粘着层，覆盖暂时载体的上表面。可黏附具有第一钝化层的第一重布层于该粘着层上。虽然上文已描述一种重布层的示例，但本领域具有技能者应可知悉，相异结构亦允许使用。然后，可形成第一金属层，第一金属层可形成电连接于粘着层的多个凹槽区。注入多个金属柱，每个金属柱注入于第一金属层的该多个凹槽区的第一组凹槽区的相异凹槽区。然后，半导体晶片可被接合于第一金属层的该多个凹槽区的第二组凹槽区。使用模造成型化合层覆盖半导体晶片与第一重布层，且研磨模造成型化合层以露出金属柱的顶端。然后，可形成第二重布层，第二重布层可包含第二钝化层，且粘附于模造成型化合层上。然后可施加第二金属层，以覆盖第二钝化层的开口，该开口露出金属柱的顶端。底部填充材料可被置于半导体晶片与第一重布层之间的空隙，底部填充材料可包含毛细流动材料。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。