本发明属于半导体器件，特别是半导体功率器件。
背景技术：
超结（superjunction，sj）是n柱/p柱交替排列的耐压结构，它能使n柱与p柱在较高的掺杂浓度下仍可获得较高的击穿电压。当超结应用到绝缘栅双极型晶体管（insulatedgatebipolartransistor，igbt）中时（即超结igbt），在关断过程中n柱/p柱结会快速耗尽，使关断速度提高（或关断功耗降低）。然而，在普通超结igbt中，从p型集电区注入到n柱的空穴很容易被p柱收集并进入p型基区，因而少数载流子体内（特别是耐压区顶部）的存储效果较弱，导通压降较高。若用一个n区将超结igbt中的p柱与p型基区隔离（即p柱浮空），空穴从p柱进入p型基区变得困难，体内的载流子存储效应得以增强，导通压降降低。然而，在阻断态下引入的n区容易发生击穿，而且空穴从p柱进入p型基区始终不通畅，这会影响器件的可靠性。
技术实现要素：
本发明的目的在于提供一种超结绝缘栅双极型晶体管器件，与普通超结igbt和p柱浮空的超结igbt相比，本发明提供的超结igbt器件在保证高耐压的同时可使体内少数载流子存储效应增强，导通压降降低，并在开关过程中能为p柱中的空穴提供通畅的通路。
本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层（由31和32构成），与所述耐压层（由31和32构成）的底部平面相接触的集电结构（由10和20构成），与所述耐压层（由31和32构成）的顶部平面相接触的第二导电类型的基区（由41和43构成，或由41、42、43和45构成），与所述基区（由41和43构成，或由41、42、43和45构成）至少有部分接触的重掺杂的第一导电类型的发射区44，与所述发射区44、所述基区（由41和43构成，或由41、42、43和45构成）以及所述耐压层（由31和32构成）均接触的用于控制开关的槽型栅极结构（由47和48构成），覆盖于所述集电结构（由10和20构成）的导体1形成的集电极c，覆盖于与所述发射区44和所述基区（由41和43构成，或由41、42、43和45构成）的导体2形成的发射极e，覆盖于所述用于控制开关的槽型栅极结构（由47和48构成）的导体3形成的栅极g，其特征在于（参照图2-9）：
所述耐压层（由31和32构成）由至少一个第一导电类型的半导体区31与至少一个第二导电类型的半导体区32构成，所述耐压层的第一导电类型的半导体区31与所述耐压层的第二导电类型的半导体区32相互接触，其形成的接触面垂直或近似垂直于所述集电结构（由10和20构成）和所述基区（由41和43构成，或由41、42、43和45构成）；
所述耐压层（由31和32构成）与所述基区（由41和43构成，或由41、42、43和45构成）不是直接接触，而是通过一个第一导电类型的载流子存储层33间接接触；
所述集电结构（由10和20构成）由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20与所述耐压层（由31和32构成）相接触，所述集电区10与所述集电极c直接接触；
所述耐压层（由31和32构成）与所述缓冲区20可以是直接接触，也可以是通过一个第一导电类型的辅助层30间接接触；
所述用于控制开关的槽型栅极结构（由47和48构成）包括至少一个绝缘介质层48和至少一个导体区47；所述绝缘介质层48可以是与所述发射区44、所述基区（由41和43构成，或由41、42、43和45构成）、所述载流子存储层33以及所述耐压层的第一导电类型的半导体区31均直接接触，所述绝缘介质层48还可以也与所述耐压层的第二导电类型的半导体区32直接接触；所述导体区47与所述绝缘介质层48直接接触，并通过所述绝缘介质层48与其它半导体区相隔离，所述导体区47与所述栅极g直接接触；
所述元胞结构中还有至少一个第一种用于提供第二导电类型载流子通路的槽型栅极结构（由46和48构成），所述第一种用于提供第二导电类型载流子通路的槽型栅极结构（由46和48构成）包括至少一个绝缘介质层48和至少一个导体区46，所述绝缘介质层48可以是与所述基区（由41和43构成，或由41、42、43和45构成）、所述载流子存储层33以及所述耐压层的第二导电类型的半导体区32均直接接触，所述绝缘介质层48还可以也与所述耐压层的第一导电类型的半导体区31直接接触；所述导体区46与所述绝缘介质层48直接接触，并通过所述绝缘介质层48与其它半导体区相隔离；所述导体区46与所述发射极e直接接触；
所述元胞结构中还可以有至少一个第二种用于提供第二导电类型载流子通路的槽型栅极结构（由46和48构成），所述第二种用于提供第二导电类型载流子通路的槽型栅极结构（由46和48构成）包括至少一个绝缘介质层48和至少一个导体区46，所述绝缘介质层48与所述基区（由41和43构成，或由41、42、43和45构成）、所述载流子存储层33以及所述耐压层的第一导电类型的半导体区31均直接接触；所述导体区46与所述绝缘介质层48直接接触，并通过所述绝缘介质层48与其它半导体区相隔离；所述导体区46与所述发射极e直接接触；
所述元胞结构中还可以有至少一个第三种用于提供第二导电类型载流子通路的槽型栅极结构（由47和48构成），所述第三种用于提供第二导电类型载流子通路的槽型栅极结构（由47和48构成）包括至少一个绝缘介质层48和至少一个导体区47，所述绝缘介质层48与所述基区（由41和43构成，或由41、42、43和45构成）、所述载流子存储层33以及所述耐压层的第二导电类型的半导体区32或/和所述耐压层的第一导电类型的半导体区31均直接接触；所述导体区47与所述绝缘介质层48直接接触，并通过所述绝缘介质层48与其它半导体区相隔离；所述导体区47与所述栅极g直接接触；
所述槽型栅极结构（由47和48构成，以及由46和48构成）中的导体区（46和47）是由重掺杂的多晶半导体材料或/和其它导体材料构成；
所述基区（由41和43构成，或由41、42、43和45构成）中可以有至少一个重掺杂的区域（43和45）与所述发射极e直接接触，以便形成欧姆接触；
所述第一导电类型为n型时，所述第二导电类型为p型，所述第二导电类型载流子为空穴；所述第一导电类型为p型时，所述第二导电类型为n型，所述第二导电类型载流子为电子。
参照图10-11，所述槽型栅极结构（由47和48构成，以及由46和48构成）以及基区（由41和43构成，或由41、42、43和45构成）的排列方式可以是条形、六角形、圆形、矩形等方式，所述耐压层中的第一导电类型的半导体区31以及第二导电类型的半导体区32的排列方式可以是条形、六角形、圆形、矩形等方式；所述槽型栅极结构（由47和48构成，以及由46和48构成）以及基区（由41和43构成，或由41、42、43和45构成）的排列方式可以与所述耐压层中的第一导电类型的半导体区31以及第二导电类型的半导体区32的排列方式相同，也可以不同。
参照图12-13，所述基区（由41和43构成，或由41、42、43和45构成）可以是一个连通的基区（由41和43构成），也可以是被所述槽型栅极结构（由47和48构成，以及由46和48构成）分隔为几个相互隔离的基区（由41和43构成，以及由42和45构成）。
参照图14，所述载流子存储层33的掺杂浓度可以高于所述耐压层的第一导电类型的半导体区31的掺杂浓度，也可以与所述耐压层的第一导电类型的半导体区31的掺杂浓度相等或相当。
参照图15，所述辅助层30的掺杂浓度可以低于所述耐压层的第一导电类型的半导体区31的掺杂浓度，也可以与所述耐压层的第一导电类型的半导体区31的掺杂浓度相等或相当，还可以与所述耐压层的第一导电类型的半导体区31和所述载流子存储层33的掺杂浓度均相等或相当。
参照图16，所述缓冲区20的掺杂浓度可以高于所述辅助层30的掺杂浓度，也可以与所述辅助层30的掺杂浓度相等或相当，也可以与所述辅助层30和所述耐压层的第一导电类型的半导体区31的掺杂浓度均相等或相当，还可以与所述辅助层30、所述耐压层的第一导电类型的半导体区31以及所述载流子存储层33的掺杂浓度均相等或相当。
参照图17，所述耐压层的第一导电类型的半导体区31中含有至少一个轻掺杂的第一导电类型的半导体区34；所述耐压层的第二导电类型的半导体区32的底部被所述耐压层的第一导电类型的半导体区31包围；所述轻掺杂的第一导电类型的半导体区34不与所述耐压层的第二导电类型的半导体区32直接接触；所述轻掺杂的第一导电类型的半导体区34与所述缓冲区20直接接触或与所述辅助层30直接接触；所述轻掺杂的第一导电类型的半导体区34还与所述载流子存储层33直接接触；所述轻掺杂的第一导电类型的半导体区34的掺杂浓度可以与所述辅助层30的掺杂浓度相同或相当。
参照图18，所述槽型栅极结构（由47和48构成，以及由46和48构成）的底部被重掺杂的第二导电类型的半导体区35包围；所述重掺杂的第二导电类型的半导体区35与所述耐压层（由31和32构成）直接接触。
参照图2-16以及图18，所述第一导电类型为n型时，所述耐压层的第一导电类型的半导体区31中的有效施主杂质总电荷与所述耐压层的第二导电类型的半导体区32中的有效受主杂质总电荷相对差别不超过50%；所述第一导电类型为p型时，所述耐压层的第一导电类型的半导体区31中的有效受主杂质总电荷与所述耐压层的第二导电类型的半导体区32中的有效施主杂质总电荷相对差别不超过50%。
参照图17，所述第一导电类型为n型时，所述耐压层的第一导电类型的半导体区31以及所述耐压层的第一导电类型的半导体区中的轻掺杂的第一导电类型的半导体区34的有效施主杂质总电荷与所述耐压层的第二导电类型的半导体区32的有效受主杂质总电荷相对差别不超过50%；所述第一导电类型为p型时，所述耐压层的第一导电类型的半导体区31以及所述耐压层的第一导电类型的半导体区中的轻掺杂的第一导电类型的半导体区34的有效受主杂质总电荷与所述耐压层的第二导电类型的半导体区32中的有效施主杂质总电荷相对差别不超过50%。
附图说明
图1(a):普通半超结igbt结构示意图；
图1(b):p柱浮空的半超结igbt结构示意图；
图2:本发明的一种超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，所述槽型栅极结构与p柱直接接触而不与n柱直接接触；
图3:本发明的一种半超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，所述槽型栅极结构与p柱直接接触而不与n柱直接接触；
图4(a):本发明的又一种超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，所述槽型栅极结构与p柱和n柱均直接接触；
图4(b):本发明的又一种半超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，所述槽型栅极结构与p柱和n柱均直接接触；
图5(a):本发明的又一种超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，在所述槽型栅极结构中，有的与p柱直接接触而不与n柱直接接触，有的与p柱区和n柱均直接接触；
图5(b):本发明的又一种半超结igbt，其只含有第一种用于提供空穴通路的槽型栅极结构，在所述槽型栅极结构中，有的与p柱直接接触而不与n柱直接接触，有的与p柱区和n柱均直接接触；
图6(a):本发明的又一种超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第二种用于提供空穴通路的槽型栅极结构；
图6(b):本发明的又一种半超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第二种用于提供空穴通路的槽型栅极结构；
图7(a):本发明的又一种超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与p柱和n柱直接接触；
图7(b):本发明的又一种半超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与p柱和n柱均直接接触；
图8(a):本发明的又一种超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与p柱直接接触而不与n柱直接接触；
图8(b):本发明的又一种半超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与p柱直接接触而不与n柱直接接触；
图9(a):本发明的又一种超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与n柱直接接触而不与p柱直接接触；
图9(b):本发明的又一种半超结igbt，其含有第一种用于提供空穴通路的槽型栅极结构和第三种用于提供空穴通路的槽型栅极结构，所述第三种用于提供空穴通路的槽型栅极结构与n柱直接接触而不与p柱直接接触；
图10:根据图5(b)，本发明的一种半超结igbt的三维结构示意图，其槽型栅极结构以及基区的排列方式为条形，耐压层的第一导电类型的半导体区以及第二导电类型的半导体区也为条形，且两者的条形排列相互平行；
图11:根据图5(b)，本发明的又一种半超结igbt的三维结构示意图，其槽型栅极结构以及基区的排列方式为条形，耐压层的第一导电类型的半导体区以及第二导电类型的半导体区也为条形，且两者的条形排列相互垂直；
图12:根据图5(b)，本发明的又一种半超结igbt的三维结构示意图，在一个元胞中，用于提供空穴通路的槽型栅极结构没有分隔基区；
图13:根据图5(b)，本发明的又一种半超结igbt的三维结构示意图，在一个元胞中，用于控制开关的槽型栅极结构没有分隔基区；
图14(a):根据图5(b)，本发明的又一种半超结igbt，其n型载流子存储层与n柱的掺杂浓度相同；
图14(b):根据图8(b)，本发明的又一种半超结igbt，其n型载流子存储层与n柱的掺杂浓度相同；
图15(a):根据图5(b)，本发明的又一种半超结igbt，其n型辅助层与n柱的掺杂浓度相同；
图15(b):根据图8(b)，本发明的又一种半超结igbt，其n型辅助层与n柱的掺杂浓度相同；
图16(a):根据图5(b)，本发明的又一种半超结igbt，其n型缓冲区与n型辅助层以及n柱的掺杂浓度均相同；
图16(b):根据图8(b)，本发明的又一种半超结igbt，其n型缓冲区与n型辅助层以及n柱的掺杂浓度均相同；
图17(a):根据图5(b)，本发明的又一种半超结igbt，其n柱中有一个轻掺杂的n-区，且轻掺杂的n-区与n型辅助层的掺杂浓度相同；
图17(b):根据图8(b)，本发明的又一种半超结igbt，其n柱中有一个轻掺杂的n-区，且轻掺杂的n-区与n型辅助层的掺杂浓度相同；
图18(a):根据图5(b)，本发明的又一种半超结igbt，其槽型栅极结构底部被p+区包围；
图18(b):根据图8(b)，本发明的又一种半超结igbt，其槽型栅极结构底部被p+区包围；
图19:图5(b)的半超结igbt和图1(b)的半超结igbt的正向阻断i-v曲线；
图20:图5(b)的半超结igbt和图1(b)的半超结igbt的正向导通i-v曲线。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1(a)是普通半超结igbt结构示意图。与超结igbt相比，半超结igbt在n柱（n-pillar区31）及p柱（p-pillar区32）与n型缓冲区（n-buffer区20）之间多了一个用于承受部分外加电压的n型辅助层（n-assist层30），其中n型辅助层（n-assist层30）的掺杂浓度可以低于或等于n区（n-pillar区31）的掺杂浓度。当栅极（g）上施加一个超过阈值电压的电压时，基区（p-b1区41）与栅介质（48）界面附近形成电子沟道；如果集电极（c）上施加一个超过0.7v的正电压，电子在电场的作用下从发射极（e）经过发射区（n+区44）和电子沟道进入n柱（n-pillar区31）、n型辅助层（n-assist层30）、n型缓冲区（n-buffer区20），再注入到集电区（p-collector区10）；于是，空穴从集电极（c）进入集电区（p-collector区10），再注入到n型缓冲区（n-buffer区20）、n型辅助层（n-assist层30）和n柱（n-pillar区31），器件导通。由于p柱（p-pillar区32）与n柱（n-pillar区31）及n型辅助层（n-assist层30）构成的pn结反偏，空穴很容易被p柱（p-pillar区32）收集并进入基区（p-b1区41），因而体内的载流子存储效应（电导调制效应）较弱，导通电压会比较高。
图1(b)是p柱浮空的半超结igbt结构示意图。与图1(a)不同的是，图1(b)的p柱（p-pillar区32）与基区（p-b1区41）之间有一个n型载流子存储层（n-cs层33）。在导通态下，p柱（p-pillar区32）与n型载流子存储层（n-cs层33）构成的pn结的内建电势抑制了空穴从p柱（p-pillar区32）进入基区（p-b1区41），从而增强体内载流子存储效应，降低导通压降。另外，当n型载流子存储层（n-cs层33）的掺杂浓度高于n柱（n-pillar区31）的掺杂浓度时，n型载流子存储层（n-cs层33）也能阻碍空穴从n柱（n-pillar区31）进入基区（p-b1区41），这会进一步增强体内载流子存储效应。然而，图1(b)的结构也存在一些缺点。第一，p柱（p-pillar区32）、n型载流子存储层（n-cs层33）以及基区（p-b1区41）构成的基极开路的pnp晶体管疏导空穴电流的能力有限，若在开关过程中的某个瞬间从p柱（p-pillar区32）流过较大的空穴电流，p柱（p-pillar区32）的电位会突然提高，这会给器件的开关可靠性带来一些不利的影响。第二，虽然提高n型载流子存储层（n-cs层33）的掺杂浓度可以增强载流子存储效应，但同时也会导致器件的饱和电流提高，抗短路能力下降。第三，若n型载流子存储层（n-cs层33）的掺杂浓度较高，n型载流子存储层（n-cs层33）与基区（p-b1区41）构成的反偏pn结容易发生击穿，导致器件的击穿电压降低。
本发明的主要目的是为了改善图1(b)所示的p柱浮空的半超结igbt的以上缺点。
图2是本发明的一种超结igbt元胞结构示意图，其含有两种槽型栅极结构。一种是连接栅极（g）的用于控制开关的槽型栅极结构（由47和48构成），另一种是连接发射极（e）的第一种用于提供空穴通路的槽型栅极结构（由46和48构成），其中的绝缘介质层（48）可以是sio2介质层，导体区（46和47）可以是重掺杂的n型或p型多晶硅材料。第一种用于提供空穴通路的槽型栅极结构（由46和48构成）与p柱（p-pillar区32）、n型载流子存储层（n-cs层33）以及基区（由p-b1区41和p+区43构成）均直接接触，构成了一个栅漏短接的p-misfet（metal-insulator-semiconductorfieldeffecttransistor，金属-绝缘体-半导体场效应晶体管），其中p柱（p-pillar区32）是其源区，n型载流子存储层（n-cs层33）是其衬底区，基区（由p-b1区41和p+区43构成）是其漏区。需补充说明的是，基区中的重掺杂区（p+区43）是为了与发射极（e）形成良好的欧姆接触，当基区（p-b1区41）表面的掺杂浓度足够高时，基区中的重掺杂的区域（p+区43）并不是必须要的。
在正向阻断态下，体内耗尽区产生的电子往集电极（c）流动，而空穴往发射极（e）流动。空穴进入p柱（p-pillar区32）后会抬高p柱（p-pillar区32）的电位，n型载流子存储层（n-cs层33）的电位也随之抬高，使n型载流子存储层（n-cs层33）与绝缘介质层（48）界面附近形成空穴沟道，栅漏短接的p-misfet开启并提供空穴通路。显然，这也能限制n型载流子存储层（n-cs层33）与基区（p-b1区41）构成的pn结的反偏电压，避免该pn结处的雪崩击穿。另外，当第一种用于提供空穴通路的槽型栅极结构（由46和48构成）足够深入p柱（p-pillar区32）或足够靠近n柱（n-pillar区31），n柱区（n-pillar区31）中的电离施主产生的电力线会被第一种用于提供空穴通路的槽型栅极结构（由46和48构成）的导体区（48）吸收，这能降低n型载流子存储层（n-cs层33）内的电场，避免n型载流子存储层（n-cs层33）发生雪崩击穿。
在较低的正向导通电压下，p柱（p-pillar区32）电位不足以使栅漏短接的p-misfet开启。此时，由于p柱（p-pillar区32）的空穴通路不通畅，体内载流子存储效应得以增强。当正向导通电压继续增加，p柱（p-pillar区32）的电位随之增加，n型载流子存储层（n-cs层33）的电位也增加，栅漏短接的p-misfet开启并提供了通畅的空穴通路。
在图3中，与图2的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。n型辅助层（n-asssit层30）与n柱（n-pillar区31）的掺杂浓度可以相同或相当，甚至可以远低于n柱（n-pillar区31）的掺杂浓度。
在图4(a)中，与图2的结构的主要区别在于，第一种用于提供空穴通路的槽型栅极结构（由46和48构成）不仅与p柱（p-pillar区32）直接接触而且还与n柱（n-pillar区31）直接接触。另外，第一种用于提供空穴通路的槽型栅极结构（由46和48构成）把基区（由pb1区41、pb2区42、p+区43以及p+区45构成）分隔为两个区域（由pb1区41及p+区43构成的区域和由pb2区42及p+区45构成的区域），其中这两个区域可以是完全相互隔离，也可以是局部相互隔离而局部又相互连通。
在图4(b)中，与图4(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图5(a)中，与图2的结构的主要区别在于，有的第一种用于提供空穴通路的槽型栅极结构（由46和48构成）与p柱（p-pillar区32）直接接触而不与n柱（n-pillar区31）直接接触，有的第一种用于提供空穴通路的槽型栅极结构（由46和48构成）与p柱（p-pillar区32）和n柱（n-pillar区31）均直接接触。
在图5(b)中，与图5(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图6(a)中，与图2的结构的主要区别在于，元胞中既包含第一种用于提供空穴通路的槽型栅极结构（由46和48构成）也包含用于第二种用于提供空穴通路的槽型栅极结构（由46和48构成）。第二种用于提供空穴通路的槽型栅极结构（由46和48构成）也是与发射极（e）相连。第二种用于提供空穴通路的槽型栅极结构（由46和48构成）与n柱（n-pillar区31）直接接触而不与p柱（p-pillar区32）直接接触。在关断过程中，第二种用于提供空穴通路的槽型栅极结构（由46和48构成）底部的n柱（n-pillar区31）的电位会抬高，因而n柱（n-pillar区31）以及n型载流子存储层（n-cs层33）与第二种用于提供空穴通路的槽型栅极结构（由46和48构成）的界面附近会形成空穴沟道，一部分n柱（n-pillar区31）体内的空穴能够经过该空穴沟道流入发射极（e）。
在图6(b)中，与图6(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图7(a)中，与图2的结构的主要区别在于，元胞中既包含第一种用于提供空穴通路的槽型栅极结构（由46和48构成）也包含第三种用于提供空穴通路的槽型栅极结构（由47和48构成）。第三种用于提供空穴通路的槽型栅极结构（由47和48构成）与栅极（g）相连。第三种用于提供空穴通路的槽型栅极结构（由47和48构成）可以与n柱（n-pillar区31）和p柱（p-pillar区32）均直接接触。在导通态下，栅极（g）电压vg为较高的正电压，第三种用于提供空穴通路的槽型栅极结构（由47和48构成）不能提供空穴通路。在关断态下，vg为较高的负电压，n柱（n-pillar区31）以及n型载流子存储层（n-cs层33）与第三种用于提供空穴通路的槽型栅极结构（由47和48构成）界面附近形成空穴积累层，提供十分通畅的空穴通路。
在图7(b)中，与图7(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图8(a)中，与图7(a)的结构的主要区别在于，第三种用于提供空穴通路的槽型栅极结构（由47和48构成）与p柱（p-pillar区32）直接接触而不与n柱（n-pillar区31）直接接触。
在图8(b)中，与图8(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图9(a)中，与图7(a)的结构的主要区别在于，第三种用于提供空穴通路的槽型栅极结构（由47和48构成）与n柱（n-pillar区31）直接接触而不与p柱（p-pillar区32）直接接触。
在图9(b)中，与图9(a)的结构的主要区别在于，n型缓冲区（n-buffer区20）与耐压层（由n-pillar区31及p-pillar区32构成）之间有一个n型辅助层（n-asssit层30）。
在图10中，槽型栅极结构（由46和48构成，以及由47和48构成）以及基区（由pb1区41、pb2区42、p+区43以及p+区45构成）的排列方式是条形，n柱（n-pillar区31）以及p柱（p-pillar区32）的排列方式也是条形，而且条形的槽型栅极结构（由46和48构成，以及由47和48构成）平行于条形的n柱（n-pillar区31）。另外，发射区（n+区44）可以是条形，也可以是被基区（p+区45）分隔为多个矩形的区域。
在图11中，槽型栅极结构（由46和48构成，以及由47和48构成）以及基区（由pb1区41、pb2区42、p+区43以及p+区45构成）的排列方式是条形，n柱（n-pillar区31）以及p柱（p-pillar区32）的排列方式也是条形，而且条形的槽型栅极结构（由46和48构成，以及由47和48构成）垂直于条形的n柱（n-pillar区31）。另外，发射区（n+区44）的长度可以与控制开关的槽型栅极结构（由47和48构成）的长度相同，也可以短于控制开关的槽型栅极结构（由47和48构成）的长度。
图12与图10的结构的主要区别在于，前者中的用于提供空穴通路的槽型栅极结构（由46和48构成）没有分隔基区（由pb1区41和p+区43构成），而后者中的用于提供空穴通路的槽型栅极结构（由46和48构成）将基区（由pb1区41和p+区43构成，以及由pb2区42和p+区45构成）分隔为两个区域。
图13与图11的结构的主要区别在于，前者中的用于控制开关的槽型栅极结构（由47和48构成）没有分隔基区（由pb1区41和p+区43构成），而后者中的用于控制开关的槽型栅极结构（由47和48构成）将基区（由pb1区41和p+区43构成）分隔为两个区域。
图14(a)与图5(b)的结构的主要区别以及图14(b)与图8(b)的结构的主要区别在于，n型载流子存储层（n-cs层33）与n柱（n-pillar区31）的掺杂浓度相同。
图15(a)与图5(b)的结构的主要区别以及图15(b)与图8(b)的结构的主要区别在于，n型辅助层（n-assist层30）与n柱（n-pillar区31）的掺杂浓度相同。
图16(a)与图5(b)的结构的主要区别以及图16(b)与图8(b)的结构的主要区别在于，n型缓冲区（n-buffer区20）与n型辅助层（n-assist层30）以及n柱（n-pillar区31）的掺杂浓度均相同。
图17(a)与图5(b)的结构的主要区别以及图17(b)与图8(b)的结构的主要区别在于，n柱（n-pillar区31）中有一个轻掺杂的n型区（n-区34），p柱（p-pillar区32）的底部被n柱（n-pillar区31）包围且n型辅助层（n-assist层30）与轻掺杂的n型区（n-区34）的掺杂浓度相同。
图18(a)与图5(b)的结构的主要区别以及图18(b)与图8(b)的结构的主要区别在于，槽型栅极结构（由47和48构成，以及由46和48构成）的底部被重掺杂的p型区（p+区35）包围。在器件耐压时，重掺杂的p型区（p+区35）吸收体内电离施主产生的电力线，从而保护槽型栅极结构（由47和48构成，以及由46和48构成）以及n型载流子存储层（n-cs层33）避免承受高电场。
为了说明本发明的igbt的优越性，这里以图5(b)中本发明的半超结igbt结构为例与图1(b)中p柱浮空的半超结igbt作仿真计算对比。图1(b)和图5(b)结构采用的都是si材料，采用对称的超结结构，电子和空穴的少子寿命均为5μs，半个元胞的宽度是6μm，绝缘介质层（48）采用的是sio2，其厚度为0.1μm，n柱（n-pillar区31）及p柱（p-pillar区32）的厚度和掺杂浓度npillar分别为62μm和3×1015cm-3，n型辅助层（n-assist层30）的厚度和掺杂浓度分别为30μm和1×1014cm-3，n型缓冲区（n-buffer区20）的厚度和掺杂浓度峰值分别为2μm和5×1016cm-3，集电区（p-collector区10）的厚度和掺杂浓度峰值分别为1μm和1×1018cm-3，n型载流子存储层（n-cs层33）的厚度为1.5μm，n型载流子存储层（n-cs层33）的掺杂浓度ncs采用了两组数据（分别是3×1015cm-3和3×1016cm-3的均匀掺杂）。
图19是图5(b)和图1(b)结构的正向阻断i-v曲线，其中栅压vg=-15v。当ncs和npillar相同时，图5(b)结构的阻断耐压（1420v）已比图1(b)结构的阻断耐压（1120v）更高；当ncs提高到3×1016cm-3时，图5(b)结构的阻断耐压不变而图1(b)结构的阻断耐压（490v）大幅度降低。这主要是因为，当ncs提高时，图1(b)结构中的n型载流子存储层（n-cs层33）内的电场会提高从而使耐压降低，而图5(b)结构中的用于提供空穴通路的槽型栅极结构（由46和48构成）能帮助n型载流子存储层（n-cs层33）避免承受高电场从而使耐压保持不变。
图20是图5(b)和图1(b)结构的正向导通i-v曲线，其中栅压vg=15v。当ncs和npillar相同时，图5(b)和图1(b)结构的正向i-v曲线基本相同（导通压降也基本相同）。当ncs提高到3×1016cm-3时，图5(b)结构依然具有电流饱和能力，其饱和电流稍有提高而导通压降进一步下降；然而，图1(b)结构却失去了电流饱和能力。这主要是因为，虽然ncs提高后可以进一步抑制空穴进入发射极（e）从而降低导通压降，但当正向导通电压稍高时，由于图1(b)结构中的空穴通路不够通畅而图5(b)结构中栅漏短接的p-misfet开启并提供了通畅的空穴通路，这使得前者体内载流子存储效应始终很强而后者体内载流子存储效应开始变弱，因而前者无法耐压（电流难以饱和）而后者能够耐压（电流能够饱和）。
图19和图20可以说明，图5(b)中本发明的半超结igbt可以在不牺牲导通压降的前提下获得比图1(b)中p柱浮空的半超结igbt更高的阻断耐压和更好的电流饱和特性。根据图5(b)结构的特点还可以推断，图5(b)结构也应当具有比图1(b)结构更高的开关可靠性。
以上对本发明做了许多实施例说明，其所述的n型半导体材料可看作是第一导电类型的半导体材料，而p型半导体材料可看作是第二导电类型的半导体材料。显然，根据本发明的原理，实施例中的n型与p型均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。