半导体器件的制作方法

发明构思的示例实施方式涉及一种半导体器件和/或制造该半导体器件的方法。例如，至少一些示例实施方式涉及包括贯穿电极的半导体器件和/或制造该半导体器件的方法。

背景技术：

用于形成垂直穿过基板或管芯的电连接的tsv(贯穿硅通路)技术已经用于发展三维(3d)封装，其中多个半导体芯片安装在一个半导体封装中。为了提高3d封装的性能和可靠性，器件制造技术可以用于形成能够提供稳定的操作特性和高可靠性的tsv结构。

技术实现要素：

发明构思的一些示例实施方式提供一种具有增强的可靠性的半导体器件。

发明构思的示例实施方式不限于上述目的，并且从以下描述，以上没有提及的其它目的将被本领域技术人员清楚地理解。

根据发明构思的一些示例实施方式，一种半导体器件可以包括：基板，包括单元阵列区域和贯穿硅通路(tsv)区域；绝缘层，在单元阵列区域和tsv区域内的基板上，绝缘层包括tsv区域内的凹陷区域；电容器，在单元阵列区域内的绝缘层上；虚设支撑图案，在tsv区域内的绝缘层上，使得当在平面图中观看时虚设支撑图案交叠凹陷区域；以及tsv电极，穿过虚设支撑图案和基板。

根据发明构思的一些示例实施方式，一种半导体器件可以包括：基板，包括单元阵列区域和贯穿硅通路(tsv)区域；绝缘层，在单元阵列区域和tsv区域内，绝缘层包括tsv区域内的凹陷区域；多个底部电极，在单元阵列区域内的绝缘层上；支撑图案，在底部电极的侧壁上；虚设支撑图案，在tsv区域内的绝缘层上，使得当在平面图中观看时虚设支撑图案交叠凹陷区域；以及tsv电极，穿过虚设支撑图案和基板。

根据发明构思的一些示例实施方式，一种半导体器件可以包括：基板，包括单元阵列区域和贯穿硅通路(tsv)区域；绝缘层，在单元阵列区域和tsv区域内的基板上，绝缘层包括tsv区域内的多个凹陷区域；电容器，在单元阵列区域内的绝缘层上；虚设支撑图案，在tsv区域内的绝缘层上，使得当在平面图中观看时虚设支撑图案交叠所述多个凹陷区域；以及多个tsv电极，穿过虚设支撑图案和基板。

一些示例实施方式的细节被包括在说明书和附图中。

附图说明

图1示出简化平面图，其示出根据发明构思的一些示例实施方式的半导体器件。

图2示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件。

图3示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件。

图4示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件。

图5示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。

图6示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。

图7示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。

图8示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。

图9a至图9n示出截面图，其示出根据发明构思的一些示例实施方式的制造半导体器件的方法。

具体实施方式

在下文将参照附图来描述发明构思的一些示例实施方式。在整个说明书中，相同的附图标记可以指示相同的部件

图1示出简化平面图，其示出根据发明构思的一些示例实施方式的半导体器件。

参照图1，半导体器件10可以包括多个单元阵列区域12。存储单元可以设置在多个单元阵列区域12上。

多个单元阵列区域12可以在其周围提供有列解码器区域14、行解码器区域16和tsv(贯穿硅通路)区域20。

列解码器可以设置在列解码器区域14上。列解码器可以解码接收到的地址以选择单元阵列区域12的列线。行解码器可以设置在行解码器区域16上。行解码器可以解码接收到的地址以输出用于选择单元阵列区域12的行线的行地址。多个tsv电极22可以设置在tsv区域20上。半导体器件10可以通过tsv电极22从外部接收信号，或者可以通过tsv电极22将信号传输到外部。

在一些示例实施方式中，如图1所示，当在平面图中观看时，tsv区域20可以占据半导体器件10的中央部分。然而，发明构思的示例实施方式不限于此，tsv区域20的平面位置可以被各种地修改。

图2示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件。图3示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件。例如，图3是沿着图2的线a-a'和b-b'截取的截面图。

参照图2和图3，可以提供基板100。基板100可以包括半导体基板。例如，基板100可以包括硅基板、锗基板或硅锗基板。

基板100可以包括单元阵列区域car和tsv区域tr。单元阵列区域car可以对应于参照图1讨论的单元阵列区域12之一，并且tsv区域tr可以对应于参照图1讨论的tsv区域20。

晶体管(未示出)可以提供在基板100的单元阵列区域car上。基板100可以在其中提供有晶体管的一些部件(例如源极区域和漏极区域)。晶体管可以不提供在基板100的tsv区域tr上。

下绝缘层110可以提供在基板100上。下绝缘层110可以覆盖单元阵列区域car上的晶体管。例如，下绝缘层110可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

底部接触bc可以提供在下绝缘层110中。底部接触bc可以电联接到晶体管的端子。例如，底部接触bc可以包括杂质掺杂的半导体(例如掺杂的硅、掺杂的锗或掺杂的硅锗)、金属(例如钛、钽或钨)、导电的金属氮化物(例如钛氮化物或钽氮化物)、和/或金属半导体化合物(例如金属硅化物)。

着陆焊盘lp可以设置在单元阵列区域car的下绝缘层110上。着陆焊盘lp可以彼此间隔开并可以二维地布置。着陆焊盘lp可以联接到对应的底部接触bc。例如，着陆焊盘lp可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

虚设焊盘dp可以提供在tsv区域tr的下绝缘层110上。虚设焊盘dp可以彼此间隔开并可以二维地布置。虚设焊盘dp可以位于与着陆焊盘lp基本上相同的水平处。在本说明书中，术语水平可以表示距基板100的顶表面的高度。例如，虚设焊盘dp可以具有处于与着陆焊盘lp的顶表面的水平基本上相同的水平处的顶表面。虚设焊盘dp可以包括与着陆焊盘lp的材料相同的材料。例如，虚设焊盘dp可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

当在下面将讨论的后续工艺中形成焊盘绝缘层120时，虚设焊盘dp可以抑制在其中焊盘绝缘层120的中心部分在tsv区域tr上凹入地凹陷的凹陷现象。这将参照图9c更详细地讨论。

焊盘绝缘层120可以提供在下绝缘层110上。焊盘绝缘层120可以填充在着陆焊盘lp和虚设焊盘dp之间。焊盘绝缘层120可以具有在与着陆焊盘lp的顶表面的水平和虚设焊盘dp的顶表面的水平基本上相同的水平处的顶表面。例如，焊盘绝缘层120可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

在tsv区域tr上，焊盘绝缘层120可以包括凹陷区域rr。凹陷区域rr可以具有比焊盘绝缘层120的顶表面低的底表面。凹陷区域rr可以暴露下绝缘层110的顶表面。在一些示例实施方式中，与图3所示的不同，凹陷区域rr可以延伸到下绝缘层110中。虚设焊盘dp可以不提供在凹陷区域rr内。

在一些示例实施方式中，如图2和图3所示，凹陷区域rr可以具有暴露虚设焊盘dp中的一些的侧壁的内侧壁。例如，凹陷区域rr的内侧壁可以包括虚设焊盘dp中的一些的侧壁。在另一些示例实施方式中，与图2和图3所示的不同，凹陷区域rr的内侧壁可以不暴露虚设焊盘dp的侧壁。

蚀刻停止层130可以提供在焊盘绝缘层120上。蚀刻停止层130可以覆盖焊盘绝缘层120的顶表面、着陆焊盘lp的顶表面以及虚设焊盘dp的顶表面。蚀刻停止层130可以共形地覆盖凹陷区域rr的内侧壁和底表面。蚀刻停止层130可以包括绝缘层。例如，蚀刻停止层130可以包括硅氮化物层。

底部电极be可以提供在单元阵列区域car的焊盘绝缘层120上。底部电极be可以彼此间隔开并可以二维地布置。底部电极be可以穿过蚀刻停止层130以与相应的着陆焊盘lp电连接。例如，底部电极be可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

如图3所示，每个底部电极be可以具有中空圆柱形状，其具有基底部分以及在基本上垂直于基板100的顶表面的方向上从基底部分延伸的侧壁部分。然而，底部电极be的形状不限于此，并可以被各种地修改。例如，与图3所示的不同，每个底部电极be可以具有在与基板100的顶表面垂直的方向上延伸的柱形。

支撑图案sp可以提供在底部电极be的上侧壁上。支撑图案sp可以连接到底部电极be的上侧壁，并可以支撑底部电极be而不倒塌。支撑图案sp可以包括开口sp_o。例如，当在平面图中观看时，每个开口sp_o可以具有条形、矩形或直线形。支撑图案sp可以包括例如硅氮化物和/或硅碳氮化物。

电介质层dl可以被提供为共形地覆盖底部电极be的表面。电介质层dl可以延伸到支撑图案sp的表面上以及延伸到单元阵列区域car的蚀刻停止层130的表面上。例如，电介质层dl可以被提供为在底部电极be的表面上、在单元阵列区域car的蚀刻停止层130的表面上以及在支撑图案sp的表面上具有均匀的厚度。例如，电介质层dl可以包括硅氧化物、硅氮化物、金属氧化物(例如铪氧化物、锆氧化物、铝氧化物、钽氧化物、钛氧化物)和/或钙钛矿结构的电介质(例如srtio3(sto)、(ba,sr)tio3(bst)、batio3、pzt、plzt)。

顶部电极te可以被提供为覆盖底部电极be。顶部电极te可以隔着电介质层dl与底部电极be间隔开。当每个底部电极be具有如图3所示的中空圆柱形状时，顶部电极te可以填充底部电极be的内部空间。顶部电极te可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

底部电极be、电介质层dl和顶部电极te可以构成多个电容器ca。多个电容器ca中的每个可以包括单个底部电极be。电介质层dl和顶部电极te可以由多个电容器ca共用。

在tsv区域tr上，虚设支撑图案dsp可以提供在下绝缘层110和焊盘绝缘层120之上。虚设支撑图案dsp可以包括与支撑图案sp的材料相同的材料。例如，虚设支撑图案dsp可以包括硅氮化物和/或硅碳氮化物。

当在平面图中观看时，虚设支撑图案dsp可以交叠凹陷区域rr。当在平面图中观看时，虚设支撑图案dsp可以包括在其中心处的第一段dspa、在第一段dspa周围的第二段dspb以及位于第一段dspa和第二段dspb之间且连接第一段dspa和第二段dspb的第三段dspc。当在平面图中观看时，虚设支撑图案dsp的第二段dspb可以围绕虚设支撑图案dsp的第一段dspa。当在平面图中观看时，虚设支撑图案dsp的第一段dspa可以交叠凹陷区域rr。当在平面图中观看时，虚设支撑图案dsp的第二段dspb可以至少部分地不交叠凹陷区域rr。当在平面图中观看时，虚设支撑图案dsp可以具有比凹陷区域rr的面积大的面积。

虚设支撑图案dsp的第一段dspa可以位于虚设支撑图案dsp的第二段dspb下面。虚设支撑图案dsp的第二段dspb可以位于与支撑图案sp的水平基本上相同的水平处，并且虚设支撑图案dsp的第一段dspa可以定位得低于支撑图案sp。虚设支撑图案dsp可以具有比支撑图案sp的底表面低的最下表面(或第一段dspa的底表面)。虚设支撑图案dsp可以具有在与支撑图案sp的顶表面的水平基本上相同的水平处的最上表面(或第二段dspb的顶表面)。虚设支撑图案dsp的第一段dspa的厚度dspa_t、虚设支撑图案dsp的第二段dspb的厚度dspb_t和支撑图案sp的厚度sp_t可以彼此基本相同。

掩埋绝缘图案bip可以提供在虚设支撑图案dsp和下绝缘层110之间。掩埋绝缘图案bip可以填充凹陷区域rr。掩埋绝缘图案bip可以在虚设支撑图案dsp和焊盘绝缘层120(或虚设焊盘dp)之间延伸。掩埋绝缘图案bip可以具有从虚设支撑图案dsp的侧壁横向地凹进的侧壁。在此构造中，底切uc可以被限定在虚设支撑图案dsp的第二段dspb下面。掩埋绝缘图案bip可以包括对虚设支撑图案dsp和支撑图案sp具有蚀刻选择性的材料。例如，掩埋绝缘图案bip可以包括硅氧化物。

虚设支撑图案dsp和掩埋绝缘图案bip可以使将在下面讨论的第一上绝缘层140相对均匀地形成，与虚设支撑图案dsp和掩埋绝缘层bip都不被提供的情形相比。这将参照图9j和图9k更详细地讨论。

第一上绝缘层140可以被提供为覆盖顶部电极te、虚设支撑图案dsp和掩埋绝缘图案bip。第一上绝缘层140可以填充第一底切uc。第一上绝缘层140可以具有平坦的顶表面。例如，单元阵列区域car上的第一上绝缘层140的顶表面可以位于与tsv区域tr上的第一上绝缘层140的顶表面的水平基本上相同的水平处。第一上绝缘层140可以包括例如硅氧化物层、硅氮化物层和/或硅氮氧化物层。

tsv电极150可以提供在tsv区域tr上。tsv电极150可以穿过基板100、下绝缘层110、蚀刻停止层130、掩埋绝缘图案bip、虚设支撑图案dsp和第一上绝缘层140。例如，tsv电极150可以穿过虚设支撑图案dsp的第一段dspa。tsv电极150可以穿过焊盘绝缘层120的凹陷区域rr。tsv电极150可以包括导电材料。例如，tsv电极150可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。tsv电极150可以对应于参照图1讨论的tsv电极22。

在一些示例实施方式中，如图3所示，tsv电极150可以具有与第一上绝缘层140的顶表面基本上共平面的一端并具有与基板100的底表面基本上共平面的相反端。然而，发明构思的示例实施方式不限于此。

贯穿绝缘图案152可以提供在tsv电极150的侧壁上。贯穿绝缘图案152可以具有与tsv电极150的所述一端基本上共平面的端部并具有与tsv电极150的所述相反端基本上共平面的相反端。例如，贯穿绝缘图案152可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

第二上绝缘层142可以提供在第一上绝缘层140上。第二上绝缘层142可以覆盖tsv电极150的所述一端。例如，第二上绝缘层142可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

第一顶部接触tc1可以被提供为与顶部电极te电连接。第一顶部接触tc1可以穿过第一上绝缘层140和第二上绝缘层142。第二顶部接触tc2可以被提供为与tsv电极150电连接。第二顶部接触tc2可以穿过第二上绝缘层142。例如，第一顶部接触tc1和第二顶部接触tc2可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

顶部连接线tcl可以提供在上绝缘层142上。顶部连接线tcl可以电连接到第一顶部接触tc1和第二顶部接触tc2。例如，顶部连接线tcl可以包括杂质掺杂的半导体、金属、导电的金属氮化物、和/或金属半导体化合物。

第三上绝缘层144可以提供在第二上绝缘层142上。第三上绝缘层144可以覆盖顶部连接线tcl。例如，第三上绝缘层144可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

图4示出了示出根据发明构思的一些示例实施方式的半导体器件的截面图。例如，图4是沿着图2的线a-a'和b-b'截取的截面图。在下面的示例实施方式中，与参照图2和图3讨论的那些部件基本上相同的部件被向其分配相同的附图标记，并且为了描述的简洁，将省略其重复说明。

参照图2和图4，参照图3讨论的支撑图案sp、虚设支撑图案dsp和掩埋绝缘图案bip中的每个可以被提供为多个。例如，可以提供第一支撑图案sp1和第二支撑图案sp2、第一虚设支撑图案dsp1和第二虚设支撑图案dsp2以及第一掩埋绝缘图案bip1和第二掩埋绝缘图案bip2。除了上面提到的部件之外的部件可以与参照图3的那些部件基本上相同。

第一支撑图案sp1和第二支撑图案sp2可以提供在底部电极be的侧壁上。第二支撑图案sp2可以连接到底部电极be的上侧壁，第一支撑图案sp1可以连接到与第二支撑图案sp2连接的底部电极be的中间侧壁。第一支撑图案sp1和第二支撑图案sp2可以支撑底部电极be而不倒塌。第一支撑图案sp1可以包括第一开口，第二支撑图案sp2可以包括第二开口。当在平面图中观看时，第一开口可以交叠相应的第二开口。第一支撑图案sp1和第二支撑图案sp2可以包括例如硅氮化物和/或硅碳氮化物。

在tsv区域tr上，第一虚设图案dsp1可以提供在下绝缘层110和焊盘绝缘层120之上。第一虚设支撑图案dsp1可以包括与第一支撑图案sp1的材料相同的材料。例如，第一虚设支撑图案dsp1可以包括硅氮化物和/或硅碳氮化物。

当在平面图中观看时，第一虚设支撑图案dsp1可以交叠凹陷区域rr。当在平面图中观看时，第一虚设支撑图案dsp1可以包括位于其中心的第一段dsp1a、在第一段dsp1a周围的第二段dsp1b以及位于第一段dsp1a和第二段dsp1b之间且连接第一段dsp1a和第二段dsp1b的第三段dsp1c。当在平面图中观看时，第一虚设支撑图案dsp1的第二段dsp1b可以围绕第一虚设支撑图案dsp1的第一段dsp1a。当在平面图中观看时，第一虚设支撑图案dsp1的第一段dsp1a可以交叠凹陷区域rr。当在平面图中观看时，第一虚设支撑图案dsp1的第二段dsp1b可以至少部分地不交叠凹陷区域rr。当在平面图中观看时，第一虚设支撑图案dsp1可以具有比凹陷区域rr的面积大的面积。

第一虚设支撑图案dsp1的第一段dsp1a可以位于第一虚设支撑图案dsp1的第二段dsp1b下面。第一虚设支撑图案dsp1的第二段dsp1b可以位于与第一支撑图案sp1的水平基本上相同的水平处，第一虚设支撑图案dsp1的第一段dsp1a可以定位得低于第一支撑图案sp1。第一虚设支撑图案dsp1可以具有比第一支撑图案sp1的底表面低的最下表面(或第一段dsp1a的底表面)。第一虚设支撑图案dsp1可以具有在与第一支撑图案sp1的顶表面的水平基本上相同的水平处的最上表面(或第二段dsp1b的顶表面)。第一虚设支撑图案dsp1的第一段dsp1a的厚度dsp1a_t、第一虚设支撑图案dsp1的第二段dsp1b的厚度dsp1b_t和第一支撑图案sp1的厚度sp1_t可以彼此基本上相同。

第一掩埋绝缘图案bip1可以提供在第一虚设支撑图案dsp1与下绝缘层110之间。第一掩埋绝缘图案bip1可以填充凹陷区域rr。第一掩埋绝缘图案bip1可以在第一虚设支撑图案dsp1的第二段dsp1b和焊盘绝缘层120(或虚设焊盘dp)之间延伸。第一掩埋绝缘图案bip1可以具有从第一虚设支撑图案dsp1的侧壁横向地凹进的侧壁。在此构造中，第一底切uc1可以限定在第一虚设支撑图案dsp1的第二段dsp1b下面。第一掩埋绝缘图案bip1可以包括对第一虚设支撑图案dsp1和第一支撑图案sp1具有蚀刻选择性的材料。例如，第一掩埋绝缘图案bip1可以包括硅氧化物。

第二虚设支撑图案dsp2可以提供在第一虚设支撑图案dsp1之上。第二虚设支撑图案dsp2可以包括与第二支撑图案sp2的材料相同的材料。例如，第二虚设支撑图案dsp2可以包括硅氮化物和/或硅碳氮化物。

当在平面图中观看时，第二虚设支撑图案dsp2可以交叠凹陷区域rr。当在平面图中观看时，第二虚设支撑图案dsp2可以包括在其中心的第一段dsp2a、在第一段dsp2a周围的第二段dsp2b以及位于第一段dsp2a和第二段dsp2b之间且连接第一段dsp2a和第二段dsp2b的第三段dsp2c。当在平面图中观看时，第二虚设支撑图案dsp2的第二段dsp2b可以围绕第二虚设支撑图案dsp2的第一段dsp2a。当在平面图中观看时，第二虚设支撑图案dsp2的第一段dsp2a可以交叠凹陷区域rr。当在平面图中观看时，第二虚设支撑图案dsp2的第二段dsp2b可以至少部分地不交叠凹陷区域rr。当在平面图中观看时，第二虚设支撑图案dsp2可以具有比凹陷区域rr的面积大的面积。

当在平面图中观看时，第二虚设支撑图案dsp2可以交叠第一虚设支撑图案dsp1。当在平面图中观看时，第二虚设支撑图案dsp2可以具有与第一虚设支撑图案dsp1的面积基本上相同的面积。

第二虚设支撑图案dsp2的第一段dsp2a可以位于第二虚设支撑图案dsp2的第二段dsp2b下面。第二虚设支撑图案dsp2的第二段dsp2b可以位于与第二支撑图案sp2的水平基本上相同的水平处，第二虚设支撑图案dsp2的第一段dsp2a可以定位得低于第二支撑图案sp2。第二虚设支撑图案dsp2可以具有比第二支撑图案sp2的底表面低的最下表面(或第一段dsp2a的底表面)。第二虚设支撑图案dsp2可以具有在与第二支撑图案sp2的顶表面的水平基本上相同的水平处的最上表面(或第二段dsp2b的顶表面)。第二虚设支撑图案dsp2的第一段dsp2a的厚度dsp2a_t、第二虚设支撑图案dsp2的第二段dsp2b的厚度dsp2b_t和第二支撑图案sp2的厚度sp2_t可以彼此基本上相同。

第二掩埋绝缘图案bip2可以提供在第二虚设支撑图案dsp2与第一虚设支撑图案dsp1之间。第二掩埋绝缘图案bip2可以具有从第二虚设支撑图案dsp2的侧壁横向地凹进的侧壁。在此构造中，第二底切uc2可以限定在第二虚设支撑图案dsp2的第二段dsp2b下面。第二掩埋绝缘图案bip2可以包括对第二虚设支撑图案dsp2和第二支撑图案sp2具有蚀刻选择性的材料。例如，第二掩埋绝缘图案bip2可以包括硅氧化物。

第一上绝缘层140可以被提供为覆盖顶部电极te、第一虚设支撑图案dsp1和第二虚设支撑图案dsp2以及第一掩埋绝缘图案bip1和第二掩埋绝缘图案bip2。第一上绝缘层140可以填充第一底切uc1和第二底切uc2。

tsv电极150可以提供在tsv区域tr上。tsv电极150可以穿过基板100、下绝缘层110、蚀刻停止层130、第一掩埋绝缘图案bip1、第一虚设支撑图案dsp1、第二掩埋绝缘图案bip2、第二虚设支撑图案dsp2以及第一上绝缘层140。例如，tsv电极150可以穿过第一虚设支撑图案dsp1的第一段dsp1a和第二虚设支撑图案dsp2的第一段dsp2a。tsv电极150可以穿过焊盘绝缘层120的凹陷区域rr。

图5示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。图6示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。例如，图6是沿着图5的线c-c'截取的截面图。在下面的示例实施方式中，与参照图2和图3讨论的那些部件基本上相同的部件被向其分配相同的附图标记，并且为了描述的简洁，将省略对其的重复说明。半导体器件的单元阵列区域可以与参照图2和图3讨论的基本上相同。为了描述的简洁，将省略关于半导体器件的单元阵列区域的说明。

参照图5和图6，在基板100的tsv区域tr上，焊盘绝缘层120可以包括多个凹陷区域rr。该多个凹陷区域rr可以彼此间隔开。虚设焊盘dp可以设置在该多个凹陷区域rr之间。该多个凹陷区域rr中的每个可以与参照图2和图3讨论的凹陷区域rr基本上相同。

在tsv区域tr上，多个虚设支撑图案dsp可以提供在下绝缘层110和焊盘绝缘层120之上。该多个虚设支撑图案dsp可以彼此间隔开。当在平面图中观看时，该多个虚设支撑图案dsp可以交叠对应的多个凹陷区域rr。该多个虚设支撑图案dsp中的每个可以与参照图2和图3讨论的虚设支撑图案dsp基本上相同。

多个掩埋绝缘图案bip可以对应地提供在该多个虚设支撑图案dsp与下绝缘层110之间。该多个掩埋绝缘图案bip可以彼此间隔开。该多个掩埋绝缘图案bip可以填充对应的多个凹陷区域rr。该多个掩埋绝缘图案bip中的每个可以与参照图2和图3讨论的掩埋绝缘图案bip基本上相同。

tsv区域tr上的第一上绝缘层140可以覆盖该多个虚设支撑图案dsp和该多个掩埋绝缘图案bip。第一上绝缘层140可以填充该多个虚设支撑图案dsp的第二段dspb下面的多个底切uc。

多个tsv电极150可以提供在tsv区域tr上。该多个tsv电极150可以穿过对应的多个凹陷区域rr。多个tsv电极150中的每个可以与参照图2和图3所讨论的基本上相同。

图7示出平面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。图8示出截面图，其示出根据发明构思的一些示例实施方式的半导体器件的tsv区域。例如，图8是沿着图7的线d-d'截取的截面图。在下面的示例实施方式中，与参照图2和图3讨论的那些部件基本上相同的部件被向其分配相同的附图标记，并且为了描述的简洁，将省略对其重复的说明。半导体器件的单元阵列区域可以与参照图2和图3讨论的基本上相同。为了描述的简洁，将省略关于半导体器件的单元阵列区域的说明。

参照图7和图8，在基板100的tsv区域tr上，焊盘绝缘层120可以包括多个凹陷区域rr。该多个凹陷区域rr可以彼此间隔开。虚设焊盘dp可以设置在该多个凹陷区域rr之间。该多个凹陷区域rr中的每个可以与参照图2和图3讨论的凹陷区域rr基本上相同。

在tsv区域tr上，虚设支撑图案dsp可以提供在下绝缘层110和焊盘绝缘层120之上。虚设支撑图案dsp可以包括与支撑图案sp的材料相同的材料。例如，虚设支撑图案dsp可以包括硅氮化物和/或硅碳氮化物。

当在平面图中观看时，虚设支撑图案dsp可以交叠该多个凹陷区域rr。当在平面图中观看时，虚设支撑图案dsp可以包括与对应的多个凹陷区域rr交叠的多个第一段dspa、在该多个第一段dspa周围的第二段dspb以及位于该多个第一段dspa和第二段dspb之间且连接该多个第一段dspa和第二段dspb的多个第三段dspc。第二段dspb可以包括围绕第一段dspa的边缘的部分和在第一段dspa之间延伸的部分。当在平面图中观看时，虚设支撑图案dsp的第二段dspb可以围绕虚设支撑图案dsp的该多个第一段dspa。当在平面图中观看时，虚设支撑图案dsp的第二段dspb可以至少部分地不交叠凹陷区域rr。

虚设支撑图案dsp的该多个第一段dspa可以位于虚设支撑图案dsp的第二段dspb下面。虚设支撑图案dsp的第二段dspb可以位于与支撑图案sp的水平基本上相同的水平处，并且虚设支撑图案dsp的该多个第一段dspa可以定位得低于支撑图案sp。虚设支撑图案dsp可以具有比支撑图案sp的底表面低的最下表面(或该多个第一段dspa的底表面)。虚设支撑图案dsp可以具有在与支撑图案sp的顶表面基本上相同的水平处的最上表面(或第二段dspb的顶表面)。虚设支撑图案dsp的该多个第一段dspa的厚度dspa_t、虚设支撑图案dsp的第二段dspb的厚度dspb_t和支撑图案sp的厚度sp_t可以彼此基本上相同。

掩埋绝缘图案bip可以提供在虚设支撑图案dsp和下绝缘层110之间。掩埋绝缘图案bip可以填充该多个凹陷区域rr。掩埋绝缘图案bip可以在虚设支撑图案dsp和焊盘绝缘层120(或虚设焊盘dp)之间延伸。掩埋绝缘图案bip可以具有从虚设支撑图案dsp的侧壁横向地凹进的侧壁。在此构造中，底切uc可以被限定在虚设支撑图案dsp下面。掩埋绝缘图案bip可以包括对虚设支撑图案dsp和支撑图案sp具有蚀刻选择性的材料。例如，掩埋绝缘图案bip可以包括硅氧化物。

tsv区域tr上的第一上绝缘层140可以覆盖虚设支撑图案dsp和掩埋绝缘图案bip。第一上绝缘层140可以填充虚设支撑图案dsp下面的底切uc。第一上绝缘层140可以与参照图2和图3讨论的基本上相同。

多个tsv电极150可以提供在tsv区域tr上。该多个tsv电极150中的每个可以穿过基板100、下绝缘层110、蚀刻停止层130、掩埋绝缘图案bip、虚设支撑图案dsp和第一上绝缘层140。例如，该多个tsv电极150可以穿过对应的多个凹陷区域rr并穿过虚设支撑图案dsp的对应的多个第一段dspa。该多个tsv电极150中的每个可以与参照图2和图3讨论的基本上相同，除了该多个tsv电极150穿过一个虚设支撑图案dsp之外。

图9a至图9n示出截面图，其示出根据发明构思的一些示例实施方式的制造半导体器件的方法。例如，图9a至9n是沿着图2的线a-a'和b-b'截取的截面图。在下面的示例实施方式中，与参照图2和图3讨论的那些部件基本上相同的部件被向其分配相同的附图标记，并且为了描述的简洁，将省略对其的重复说明。

参照图2和图9a，可以提供基板100。基板100可以包括单元阵列区域car和tsv区域tr。

晶体管(未示出)可以形成在基板100的单元阵列区域car上。晶体管的一些部件(例如源极区域和漏极区域)可以形成在基板100中。晶体管可以都不形成在基板100的tsv区域tr上。

下绝缘层110可以形成在基板100上。下绝缘层110可以覆盖单元阵列区域car上的晶体管。例如，下绝缘层110可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

底部接触bc可以形成在下绝缘层110中。底部接触bc可以联接到晶体管的端子。例如，底部接触bc可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

参照图2和图9b，着陆焊盘lp可以形成在单元阵列区域car的下绝缘层110上，并且虚设焊盘dp可以形成在tsv区域tr的下绝缘层110上。着陆焊盘lp和虚设焊盘dp可以被同时形成。例如，着陆焊盘lp和虚设焊盘dp的形成可以包括：在下绝缘层110上形成导电层(未示出)、在导电层上形成第一掩模图案mp1以及使用第一掩模图案mp1作为蚀刻掩模以图案化导电层。着陆焊盘lp可以彼此间隔开并可以二维地布置。虚设焊盘dp可以彼此间隔开并可以二维地布置。

初始焊盘绝缘层125可以形成在下绝缘层110上，从而覆盖着陆焊盘lp和虚设焊盘dp。例如，初始焊盘绝缘层125可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

参照图2和图9c，可以形成焊盘绝缘层120以填充在着陆焊盘lp和虚设焊盘dp之间。焊盘绝缘层120的形成可以包括对初始焊盘绝缘层125执行平坦化工艺，直到着陆焊盘lp的顶表面被暴露。平坦化工艺可以通过化学机械平坦化来进行。平坦化工艺可以去除第一掩模图案mp1。

当在tsv区域tr上没有提供虚设焊盘dp时，平坦化工艺可能过度地去除tsv区域tr上的初始焊盘绝缘层125。因此，可能发生在其中tsv区域tr上的焊盘绝缘层120的中心部分凹入地凹陷的凹陷现象。该凹陷现象可以归因于以下事实：在初始焊盘绝缘层125中的图案密度可以在tsv区域tr上比在单元阵列区域car上小得多。

虚设焊盘dp可以增大tsv区域tr上的初始焊盘绝缘层125中的图案密度。例如，可以形成虚设焊盘dp，使得tsv区域tr上的初始焊盘绝缘层125中的图案密度变得类似于单元阵列区域car上的初始焊盘绝缘层125中的图案密度。因此，当执行平坦化工艺时，虚设焊盘dp可以抑制tsv区域tr上的焊盘绝缘层120的中心部分上的凹陷现象。

参照图2和图9d，凹陷区域rr可以形成在tsv区域tr上的焊盘绝缘层120中。凹陷区域rr的形成可以包括：在焊盘绝缘层120上形成具有开口mp2_o的第二掩模图案mp2(虚设焊盘dp通过开口mp2_o被部分地暴露)以及执行其中第二掩模图案mp2被用作蚀刻掩模的蚀刻工艺。该蚀刻工艺可以去除焊盘绝缘层120的通过开口mp2_o的暴露部分和虚设焊盘dp的通过开口mp2_o的暴露部分。在形成凹陷区域rr之后，可以去除第二掩模图案mp2。

参照图2和图9e，可以在焊盘绝缘层120上顺序地形成蚀刻停止层130、模制层ml和支撑层sl。例如，蚀刻停止层130、模制层ml和支撑层sl中的每个可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

蚀刻停止层130可以覆盖焊盘绝缘层120的顶表面、着陆焊盘lp的顶表面和虚设焊盘dp的顶表面。蚀刻停止层130可以共形地覆盖凹陷区域rr的内侧壁和底表面。例如，蚀刻停止层130可以包括硅氮化物。

模制层ml可以形成在蚀刻停止层130上。模制层ml可以填充凹陷区域rr。模制层ml可以包括与凹陷区域rr垂直地交叠的第一顶表面ml_ta和不与凹陷区域rr垂直地交叠的第二顶表面ml_tb。模制层ml的第一顶表面ml_ta可以定位得低于模制层ml的第二顶表面ml_tb。模制层ml可以包括对蚀刻停止层130具有蚀刻选择性的材料。例如，模制层ml可以包括硅氧化物。

支撑层sl可以共形地形成在模制层ml的顶表面上。支撑层sl可以包括在模制层ml的第一顶表面ml_ta上的第一段sla和在模制层ml的第二顶表面ml_tb上的第二段slb。支撑层sl的第一段sla可以定位得低于支撑层sl的第二段slb。支撑层sl可以包括对模制层ml具有蚀刻选择性的材料。例如，支撑层sl可以包括硅氮化物和/或硅碳氮化物。

参照图2和图9f，在单元阵列区域car上，底部电极孔beh可以形成在支撑层sl和模制层ml中。每个底部电极孔beh可以穿过支撑层sl、模制层ml和蚀刻停止层130。底部电极孔beh可以暴露对应的着陆焊盘lp。

底部电极be可以形成在对应的底部电极孔beh中。例如，每个底部电极be可以共形地覆盖对应的底部电极beh的内侧壁。底部电极be可以与对应的着陆焊盘lp接触。底部电极be的形成可以包括执行原子层沉积工艺。

参照图2和图9g，支撑层sl可以被图案化以在单元阵列区域car上形成支撑图案sp和在tsv区域tr上形成虚设支撑图案dsp。

支撑图案sp可以通过图案化单元阵列区域car上的支撑层sl的第二段slb而形成。支撑图案sp可以包括开口sp_o。开口sp_o可以暴露单元阵列区域car上的模制层ml。

当在平面图中观看时，虚设支撑图案dsp可以交叠凹陷区域rr。虚设支撑图案dsp可以包括在其中心的第一段dspa、在第一段dspa周围的第二段dspb以及位于第一段dspa和第二段dspb之间且连接第一段dspa和第二段dspb的第三段dspc。虚设支撑图案dsp的第一段dspa可以由tsv区域tr上的支撑层sl的第一段sla形成。虚设支撑图案dsp的第二段dspb可以由tsv区域tr上的支撑层sl的第二段slb形成。tsv区域tr上的模制层ml可以暴露在虚设支撑图案dsp周围。

参照图2和图9h，可以去除单元阵列区域car上的模制层ml。单元阵列区域car上的模制层ml的去除可以使用对蚀刻停止层130、底部电极be和支撑图案sp表现出蚀刻选择性的湿蚀刻工艺实现。单元阵列区域car上的模制层ml的去除可以暴露单元阵列区域car上的底部电极be的表面和蚀刻停止层130的顶表面。

掩埋绝缘图案bip可以由tsv区域tr上的模制层ml形成。掩埋绝缘图案bip可以形成在虚设支撑图案dsp和下绝缘层110之间，从而填充凹陷区域rr。掩埋绝缘图案bip的形成可以使用对蚀刻停止层130、底部电极be和虚设支撑图案dsp表现出蚀刻选择性的湿蚀刻工艺来实现。在湿蚀刻工艺期间，虚设支撑图案dsp下面的模制层ml可以被部分地蚀刻。因此，掩埋绝缘图案bip可以具有从虚设支撑图案dsp的侧壁横向地凹进的侧壁，并且底切uc可以形成在虚设支撑图案dsp的第二段dspb下面。

单元阵列区域car上的模制层ml的去除可以与tsv区域tr上的掩埋绝缘图案bip的形成同时地执行。例如，当单元阵列区域car上的模制层ml被去除时，tsv区域tr上的模制层ml可以被部分地蚀刻以形成掩埋绝缘图案bip。

参照图2和图9i，可以形成电介质层dl以共形地覆盖底部电极be的暴露表面。电介质层dl可以延伸到蚀刻停止层130的顶表面上以及延伸到支撑图案sp的表面上。例如，电介质层dl可以通过原子层沉积形成。

顶部电极te可以形成为覆盖单元阵列区域car上的电介质层dl。顶部电极te的形成可以包括形成导电层(未示出)以覆盖电介质层dl以及从tsv区域tr去除导电层的一部分。底部电极be、电介质层dl和顶部电极te可以构成多个电容器ca。

参照图2和图9j，可以形成初始第一上绝缘层145以覆盖顶部电极te、虚设支撑图案dsp和掩埋绝缘图案bip。初始第一上绝缘层145可以填充底切uc。例如，初始第一上绝缘层145可以通过化学气相沉积或原子层沉积来形成。例如，初始第一上绝缘层145可以包括硅氧化物、硅氮化物和/或硅氮氧化物。

如上所述，电容器ca可以形成在单元阵列区域car上，但不形成在tsv区域tr上。因此，当形成初始第一上绝缘层145时，可以在单元阵列区域car上的结构与tsv区域tr上的结构之间产生台阶差。初始第一上绝缘层145可以形成为填充或去除该台阶差。在这个意义上，当该台阶差变得更大时，会需要初始第一上绝缘层145形成得更厚。

如上所述，形成在虚设支撑图案dsp下面的掩埋绝缘图案bip可以填充tsv区域tr上的凹陷区域rr。因此，掩埋绝缘图案bip和虚设支撑图案dsp可以减轻单元阵列区域car和tsv区域tr之间的台阶差。结果，由于掩埋绝缘图案bip和虚设支撑图案dsp，与没有形成掩埋绝缘图案bip和虚设支撑图案dsp的情况相比，初始第一上绝缘层145可以形成为具有相对小的厚度。

参照图2和图9k，可以对初始第一上绝缘层145执行平坦化工艺以形成第一上绝缘层140。平坦化工艺可以通过化学机械平坦化来执行。

初始第一上绝缘层145的厚度的减小会导致平坦化工艺中初始第一上绝缘层145的去除量的减少，导致平坦化工艺的分散率(distribution)降低。如上所述，因为初始第一上绝缘层145由于掩埋绝缘图案bip和虚设支撑图案dsp而形成得相对较薄，所以平坦化工艺的分散率可以被降低并且第一上绝缘层140可以均匀地形成(例如具有平坦的顶表面)。

参照图2和图9l，可以在tsv区域tr上形成tsv孔th。在tsv区tr上，tsv孔th可以形成为穿过第一上绝缘层140、虚设支撑图案dsp、掩埋绝缘图案bip、蚀刻停止层130和下绝缘层110，从而延伸到基板100中。例如，tsv孔th可以形成为穿过虚设支撑图案dsp的第一段dspa。tsv孔th的形成可以包括在第一上绝缘层140上形成具有开口mp3_o的第三掩模图案mp3以及使用第三掩模图案mp3作为蚀刻掩模以顺序地蚀刻第一上绝缘层140、虚设支撑图案dsp、掩埋绝缘图案bip、蚀刻停止层130、下绝缘层110和基板100。

tsv孔th可以形成为穿过凹陷区域rr。如上所述，由于在去除虚设焊盘dp时形成凹陷区域rr，所以在形成tsv孔th期间虚设焊盘dp可以不被蚀刻。虚设焊盘dp可以包括几乎不可蚀刻的材料(例如金属)。根据发明构思的一些示例实施方式，当形成tsv孔th时虚设焊盘dp可以不被蚀刻，使得tsv孔th可以容易地形成。

参照图2和图9m，贯穿绝缘图案152和tsv电极150可以形成在tsv孔th中。贯穿绝缘图案152可以形成为共形地覆盖tsv孔th的内表面，并且tsv电极150可以形成为填充tsv孔th。

贯穿绝缘图案152和tsv电极150的形成可以包括形成绝缘层(未示出)以共形地覆盖tsv孔th的内表面、形成导电层(未示出)以填充tsv孔th以及执行平坦化工艺直到第一上绝缘层140的顶表面被暴露。平坦化工艺可以去除第三掩模图案mp3。

再次参照图2和图9n，第二上绝缘层142可以形成在第一上绝缘层140上。例如，第二上绝缘层142可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

第一顶部接触tc1可以形成在单元阵列区域car的第一上绝缘层140和第二上绝缘层142中。第一顶部接触tc1可以穿过第一上绝缘层140和第二上绝缘层142以与顶部电极te电连接。

第二顶部接触tc2可以形成在tsv区域tr的第二上绝缘层142中。第二顶部接触tc2可以穿过第二上绝缘层142以与tsv电极150电连接。

顶部连接线tcl可以形成在第二上绝缘层142上。顶部连接线tcl可以电连接到第一顶部接触tc1和第二顶部接触tc2。

第三上绝缘层144可以形成在第二上绝缘层142上。第三上绝缘层144可以形成为覆盖顶部连接线tcl。例如，第三上绝缘层144可以通过化学气相沉积、物理气相沉积和/或原子层沉积来形成。

返回参照图2和图3，基板100的下部分可以被去除以暴露tsv电极150的底表面。基板100的下部分的去除可以包括对基板100的下部分执行平坦化工艺直到tsv电极150的底表面被暴露。

根据发明构思的一些示例实施方式，由于掩模绝缘图案和虚设支撑图案，初始第一上绝缘层可以形成为具有相对小的厚度。因此，平坦化工艺的分散率可以被降低，并且第一上绝缘层可以被均匀地形成(例如具有平坦的顶表面)，因此可以形成相对高度可靠的半导体器件。

尽管已经结合附图中示出的发明构思的示例实施方式描述了一些示例实施方式，但是本领域技术人员将理解，可以做出各种改变和修改而没有脱离发明构思的示例实施方式。对于本领域技术人员来说将是显然的，可以对其进行各种替换、修改和改变，而没有脱离发明构思的示例实施方式的范围和精神。

本申请要求于2017年7月12日提交的韩国专利申请第10-2017-0088655号的优先权，其全部内容通过引用结合于此。