半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，mosfet场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(sce：short-channeleffects)更容易发生。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面mosfet向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(finfet)。finfet中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面mosfet相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且finfet相对于其他器件，与现有集成电路制造具有更好的兼容性。

鳍式场效应管按照功能区分主要分为核心(core)器件和周边(i/o)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。

但是，现有技术形成的半导体器件的电学性能和可靠性较差。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和可靠性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；形成横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述周边区鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；在所述伪栅结构露出的衬底上形成介质层，所述介质层露出所述伪栅结构的顶部；去除所述周边区的伪栅层，暴露出所述周边区伪栅氧化层的表面，并在所述介质层内形成第一开口；在所述第一开口内形成栅电极层，位于所述第一开口中的伪栅氧化层和栅电极层用于构成所述第一金属栅结构。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括牺牲层以及位于所述牺牲层上的刻蚀停止层。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在周边区形成伪栅结构时，所述伪栅结构的伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；本发明在去除所述牺牲层时，所述刻蚀停止层顶部用于定义刻蚀停止的位置，因此所述刻蚀停止层可以对所述鳍部顶部的伪栅氧化层起到保护的作用，而且，与仅使用多晶硅作为伪栅层的方案相比，所述刻蚀停止层的厚度较小，在后续去除所述刻蚀停止层时，可以在较短的时间内去除所述刻蚀停止层，从而有利于降低对所述伪栅氧化层的损伤，尤其是对所述鳍部顶部的伪栅氧化层的损伤，提高了所述周边区伪栅氧化层的质量，使所述伪栅氧化层均匀性较好，进而有利于改善半导体结构的电学性能和可靠性。

可选方案中，所述刻蚀停止层的材料为si，所述牺牲层的材料为sige、ge和sic中的一种或多种；sige、ge和sic材料容易去除，且在刻蚀所述牺牲层时，sige、ge和sic中任一种材料和si的刻蚀选择比较高，因而在刻蚀所述牺牲层时，所述刻蚀停止层的损耗较小，从而提高了所述刻蚀停止层对伪栅氧化层的保护效果。

可选方案中，所述衬底还包括核心区，所述伪栅结构还横跨所述核心区的鳍部，去除所述伪栅层时，所述伪栅氧化层的损伤较小，尤其是所述鳍部顶部的伪栅氧化层的损伤较小，因此有助于提高所述核心区伪栅氧化层的薄膜均匀性和完整性，在后续去除所述核心区的伪栅氧化层时，有利于提高刻蚀均匀性，从而降低对所述核心区鳍部顶部的损伤，相应有助于降低所述核心区侧墙下面的伪栅氧化层发生损失的概率，从而能够避免所述核心区的源漏掺杂区和栅电极层发生短接(bridge)的问题，进一步地提高了半导体结构的性能。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图21是本发明半导体结构的一实施例的结构示意图。

具体实施方式

由背景技术可知，半导体器件的电学性能和可靠性仍有待提高。现结合一种半导体结构的形成方法分析其电学性能和可靠性仍有待提高的原因。

参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括衬底500、凸出于所述衬底500的鳍部510，所述衬底500包括周边区i和核心区ii，所述基底上形成有伪栅结构541，所述伪栅结构541横跨所述鳍部510且覆盖所述鳍部510的部分顶部和部分侧壁，所述伪栅结构541包括伪栅氧化层512以及位于所述伪栅氧化层512上的伪栅层535，所述伪栅结构541的侧壁上形成有侧墙555。

继续参考图1，形成所述侧墙555后，在所述周边区i和核心区ii的伪栅结构541两侧的鳍部510内形成源漏掺杂区580。

继续参考图1，形成所述源漏掺杂区580后，在所述伪栅结构541露出的衬底500上形成介质层572，所述介质层572露出所述伪栅层535的顶部。

参考图2，去除所述周边区i的伪栅层535(如图1所示)，暴露出部分所述伪栅氧化层512表面并在所述介质层572内形成第一开口610；去除所述核心区ii的伪栅层535(如图1所示)，暴露出部分所述伪栅氧化层512表面并在所述介质层572内形成第二开口620。

参考图3，刻蚀去除所述第二开口620底部的伪栅氧化层512，暴露出部分所述核心区ii的鳍部510表面。

在去除所述伪栅层535(如图1所示)时，花费的时间较长，且需要进行过刻蚀处理以保证伪栅层535能被完全去除，但过刻蚀处理容易造成所述第一开口610和第二开口620底部的伪栅氧化层512的损失，尤其是所述鳍部510顶部的伪栅氧化层512的损伤，从而降低了所述周边区i伪栅氧化层512的厚度均一性和质量均一性，进而降低了周边器件的电学性能和可靠性。

而且，过刻蚀处理还会降低核心区ii伪栅氧化层512的厚度均一性和质量均一性，在去除所述核心区ii的伪栅氧化层512时，刻蚀均匀性相应较差，因而提高了所述核心区ii侧墙555下面的伪栅氧化层512发生损失的概率，从而可能引起所述核心区ii的源漏掺杂区580和后续形成于所述第二开口620内的栅电极层发生短接的问题，降低了半导体结构的电学性能和可靠性。

为了解决所述技术问题，本发明在周边区形成伪栅结构时，所述伪栅结构的伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层，即所述牺牲层覆盖所述刻蚀停止层，所述刻蚀停止层覆盖所述伪栅氧化层；本发明在去除所述牺牲层时，所述刻蚀停止层顶部用于定义刻蚀停止的位置，因此所述刻蚀停止层可以对所述鳍部顶部的伪栅氧化层起到保护的作用，而且，与仅使用多晶硅作为伪栅层的方案相比，所述刻蚀停止层的厚度较小，在后续去除所述刻蚀停止层时，可以在较短的时间内去除刻蚀停止层，从而有利于降低对所述伪栅氧化层的损伤，尤其是对所述鳍部顶部的伪栅氧化层的损伤，提高了所述周边区栅氧化层的质量，使所述伪栅氧化层均匀性较好，进而有利于改善半导体结构的可靠性和稳定性。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图20是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图4至图6，图4是立体图，图5是图4沿aa1方向的剖面结构示意图，图6是图4沿bb1方向的剖面结构示意图，提供基底，所述基底包括衬底100以及凸出于所述衬底100的鳍部110，所述衬底100包括周边区i。

所述衬底100为后续形成半导体结构提供工艺平台。

具体地，所述衬底100包括周边区i，所述周边区i的衬底100用于形成周边器件(或称为输入/输出器件)。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

需要说明的是，提供基底的步骤中，所述衬底100还包括核心区ii，所述核心区ii的衬底100用于形成核心器件。

结合参考图7和图8，还需要说明的是，在提供基底后，还包括：在所述鳍部110露出的衬底100上形成隔离层111。

所述隔离层111作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层111的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层111的材料为氧化硅。

本实施例中，所述隔离层111是浅沟槽隔离层，但不限于浅沟槽隔离层。

结合参考图7至图10，形成横跨所述周边区i的伪栅结构141(如图10所示)，所述伪栅结构141覆盖所述周边区i鳍部110的部分顶部和部分侧壁，所述伪栅结构141包括伪栅氧化层112(如图10所示)以及位于所述伪栅氧化层112上的伪栅层140(如图10所示)，所述伪栅层140包括刻蚀停止层125(如图10所示)以及位于所述刻蚀停止层125上的牺牲层135(如图10所示)。

所述周边区i的伪栅结构141为后续形成所述周边区i的金属栅极结构占据空间位置。

所述周边区i伪栅结构141的伪栅层140包括刻蚀停止层125以及位于所述刻蚀停止层125上的牺牲层135，在后续去除所述牺牲层135时，所述刻蚀停止层125顶部用于定义刻蚀停止的位置，因此所述刻蚀停止层125可以对所述鳍部110顶部的伪栅氧化层112起到保护的作用，而且，与仅使用多晶硅作为伪栅层的方案相比，所述刻蚀停止层125的厚度较小，在后续去除所述刻蚀停止层125时，可以在较短的时间内去除刻蚀停止层125，从而有利于降低对伪栅氧化层112的损伤，尤其是对所述鳍部110顶部的伪栅氧化层112的损伤，提高了所述周边区i伪栅氧化层112的质量，使所述伪栅氧化层112均匀性较好，进而有利于改善半导体结构的电学性能和可靠性。

所述伪栅氧化层112的材料为氧化硅或氮氧化硅。本实施例中，所述伪栅氧化层112的材料为氧化硅。

本实施例中，通过对所述鳍部110进行氧化处理的方式形成所述伪栅氧化层112，从而有利于提高所述伪栅氧化层112的形成质量和致密度。相应的，所述伪栅氧化层112覆盖所述隔离结构111露出的鳍部110的顶部表面和侧壁表面，所述伪栅层140与位于所述伪栅层140底部的伪栅氧化层112构成所述伪栅结构141。

需要说明的是，所述牺牲层135和刻蚀停止层125的刻蚀选择比不宜过小。如果刻蚀选择比过小，则后续去除所述牺牲层135时，容易导致所述刻蚀停止层125顶部用于定义刻蚀停止位置的作用下降，从而降低所述刻蚀停止层125用于保护伪栅氧化层112的效果。为此，本实施例中，所述牺牲层135和刻蚀停止层125的刻蚀选择比大于为10:1。

因此，所述刻蚀停止层125的材料为si，所述牺牲层135的材料为sige、ge和sic中的一种或多种。sige、ge和sic材料容易去除，且在刻蚀所述牺牲层135时，sige、ge和sic中任一种材料和si的刻蚀选择比较高，因而在刻蚀所述牺牲层135时，所述刻蚀停止层125的损耗较小，进一步提高了所述刻蚀停止层125对伪栅氧化层112的保护效果。本实施例中，所述牺牲层135的材料为sige。

还需要说明的是，所述刻蚀停止层125的厚度不宜过小，也不宜过大。如果刻蚀停止层125的厚度过小，则在后续去除所述牺牲层135时，所述刻蚀停止层125难以对所述伪栅氧化层112起到保护作用；如果刻蚀停止层125的厚度过大，则后续不能在较短的时间内去除所述刻蚀停止层125，从而增加对所述伪栅氧化层112的损耗，降低所述伪栅氧化层112的薄膜质量。为此，本实施例中，所述刻蚀停止层125的厚度为3nm～10nm。

具体地，形成所述周边区i伪栅结构141的步骤包括：如图7或图8所示，在所述周边区i的鳍部110表面形成伪栅氧化层112；形成保形覆盖所述周边区i伪栅氧化层112的刻蚀停止膜120；在所述刻蚀停止膜120上形成牺牲膜130；如图9或图10所示，形成所述牺牲膜130后，在所述牺牲膜130上形成栅极掩膜层150；以所述栅极掩膜层150为掩膜，依次刻蚀所述牺牲膜130和刻蚀停止膜120，露出所述伪栅氧化层112，保留剩余的刻蚀停止膜120作为所述刻蚀停止层125，保留剩余的牺牲膜130作为所述牺牲层135，所述伪栅氧化层112、刻蚀停止层125和牺牲层135用于构成所述伪栅结构141。

所述刻蚀停止膜120保形覆盖所述周边区伪栅氧化层112，在刻蚀所述刻蚀停止膜120形成刻蚀停止层125后，所述刻蚀停止层125的厚度均一性和质量均一性较好，在后续去除所述刻蚀停止层125时，有利于保证刻蚀过程的均匀性，有利于进一步减小对所述伪栅氧化层112的损伤，尤其是所述鳍部110顶部伪栅氧化层112的损伤，从而有助于保证所述伪栅氧化层112的完整性和均匀性，进一步提高半导体结构的电学性能和可靠性。

本实施例中，形成保形覆盖所述周边区i伪栅氧化层112的刻蚀停止膜120的步骤中，形成所述刻蚀停止膜120的工艺为原子层淀积(ald)工艺。

原子层淀积工艺具有较好的保形覆盖能力，有利于保证在形成所述刻蚀停止膜120的步骤中，所述刻蚀停止膜120能够保形覆盖于所述伪栅氧化层112，而且通过采用原子层淀积工艺，还有利于提高所述伪栅氧化层112的厚度均一性。

所述栅极掩膜层150的位置、形状和尺寸与后续形成的伪栅层140的位置、形状和尺寸相同。本实施例中，所述栅极掩膜层150的材料为氮化硅。

需要说明的是，在所述刻蚀停止膜120上形成所述牺牲膜130后，在所述牺牲膜130上形成栅极掩膜层150之前，还包括：在所述牺牲膜130上形成缓冲层145。

氮化硅的在受热时应力较大，因此通过在所述栅极掩膜层150和所述牺牲层135之间形成所述缓冲层145的方式，使所述缓冲层145起到应力缓冲的作用，从而提高所述栅极掩膜层150和所述牺牲层135的粘附性。本实施例中，所述缓冲层145的材料为氧化硅。

还需要说明的是，形成横跨所述周边区i鳍部110的伪栅结构141的步骤中，还在所述核心区ii的基底上形成所述伪栅结构141。具体地，所述伪栅结构141横跨所述核心区ii的鳍部110，且覆盖所述核心区ii鳍部110的部分顶部和部分侧壁。

所述核心区ii的伪栅结构141用于为后续形成所述核心区ii的金属栅极结构占据空间位置。

结合参考图11和图12，形成所述伪栅结构141后，还包括：在所述伪栅结构141的侧壁形成第一侧壁层151。

所述第一侧壁层151用于对所述伪栅结构141的侧壁起到保护作用，所述第一侧壁层151用于作为偏移侧墙(offsetspacer)，所述第一侧壁层151用于定义后续低掺杂漏(ldd：lightlydopeddrain)离子注入工艺的注入区域。

所述第一侧壁层151的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述第一侧壁层151可以为单层结构或叠层结构。

本实施例中，所述第一侧壁层151为单层结构，所述第一侧壁层151的材料为氮化硅。

因此，形成所述第一侧壁层151后，还包括：以所述第一侧壁层151为掩膜，在所述伪栅结构141两侧的鳍部110内形成低掺杂区(图未示)。

当周边器件为nmos器件时，所述周边区i低掺杂区内的掺杂离子为n型离子，所述n型离子为p离子、as离子或sb离子；当周边器件为pmos器件时，所述周边区i低掺杂区内的掺杂离子为p型离子，所述p型离子为b离子、ga离子或in离子。

同理，当核心器件为nmos器件时，所述核心区ii低掺杂区内的掺杂离子为n型离子，所述n型离子为p离子、as离子或sb离子；当核心器件为pmos器件时，所述核心区ii低掺杂区内的掺杂离子为p型离子，所述p型离子为b离子、ga离子或in离子。

继续参考图11和图12，形成所述低掺杂区后，还包括：在所述第一侧壁层151的侧壁上形成侧墙155。

所述侧墙155用于对所述伪栅结构141的侧壁起到保护作用，所述侧墙155还用于定义后续源漏掺杂区的形成区域。

所述侧墙155的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙155可以为单层结构或叠层结构。本实施例中，所述侧墙155为on(oxide-nitride)结构，所述侧墙155包括位于所述第一侧壁层151侧壁上的第二侧壁层152、以及位于所述第二侧壁层152侧壁上的第三侧壁层153，所述第二侧壁层152的材料为氧化硅，所述第三侧壁层153的材料为氮化硅。

继续参考图11和图12，形成所述侧墙155后，还包括：在周边区i伪栅结构141两侧的鳍部110内形成周边区i的源漏掺杂区180。

当周边器件为nmos器件时，所述周边区i的源漏掺杂区180内的掺杂离子为n型离子，所述n型离子为p离子、as离子或sb离子；当周边器件为pmos器件时，所述周边区i的源漏掺杂区180内的掺杂离子为p型离子，所述p型离子为b离子、ga离子或in离子。

需要说明的是，形成所述侧墙155后，还包括：在核心区ii伪栅结构141两侧的鳍部110内形成核心区ii的源漏掺杂区180。

同理，当核心器件为nmos器件时，所述核心区ii的源漏掺杂区180内的掺杂离子为n型离子，所述n型离子为p离子、as离子或sb离子；当核心器件为pmos器件时，所述核心区ii的源漏掺杂区180内的掺杂离子为p型离子，所述p型离子为b离子、ga离子或in离子。

继续参考图11和图12，形成所述源漏掺杂区180后，在所述伪栅结构141露出的衬底100上形成介质层172，所述介质层172露出所述伪栅结构141的顶部。

本实施例中，所述介质层172覆盖所述隔离层111、鳍部110、周边区i的源漏掺杂区180、核心区ii的源漏掺杂区180和伪栅结构141。具体地，所述介质层172顶部与所述伪栅层140顶部齐平。

所述介质层172为层间介质层(ild：interlayerdielectrics)，所述介质层172用于隔离相邻器件，所述介质层172的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。

本实施例中，所述介质层172为叠层结构，包括位于所述隔离层111上的第一介质层170以及位于所述第一介质层170表面的第二介质层171。

本实施例中，所述第一介质层170和第二介质层171的材料相同，且所述第二介质层171的致密度大于所述第一介质层170的致密度，从而在形成所述介质层172的平坦化工艺过程中，能够提高所述介质层172的表面平坦度。

具体地，所述第一介质层170的材料为氧化硅，所述第二介质层171的材料为氧化硅。

需要说明的是，在形成所述周边区i的源漏掺杂区180和所述核心区ii的源漏掺杂区180后，形成所述介质层172之前，还包括：形成覆盖所述周边区i源漏掺杂区180和核心区ii源漏掺杂区180的刻蚀阻挡层165，所述刻蚀阻挡层165还覆盖所述隔离层111和伪栅氧化层112的表面、以及所述第三侧壁层的侧壁。

所述刻蚀阻挡层165用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且在形成所述介质层172的过程中，用于作为平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层165的材料为氮化硅。

具体地，形成所述介质层172的步骤包括：形成保形覆盖所述隔离层111、伪栅氧化层112、周边区i源漏掺杂区180、核心区ii源漏掺杂区180、第三侧壁层152以及栅极掩膜层150(如图10所示)的刻蚀阻挡层165；在所述伪栅结构141露出的刻蚀阻挡层165上形成覆盖所述刻蚀阻挡层161的第一介质膜(图未示)；平坦化所述第一介质膜直至露出所述刻蚀阻挡层165顶部表面；回刻蚀去除部分厚度的第一介质膜，保留剩余的第一介质膜作为所述第一介质层170；在所述第一介质层170表面形成第二介质膜(图未示)，所述第二介质膜还覆盖所述刻蚀阻挡层165顶部；平坦化所述第二介质膜直至露出所述伪栅层140顶部表面，保留剩余的第二介质膜作为所述第二介质层171，所述第二介质层171和所述第一介质层170用于构成所述介质层172。

需要说明的是，在平坦化所述第二介质膜的过程中，还去除位于所述伪栅层140顶部的栅极掩膜层150、缓冲层145(如图10所示)和刻蚀阻挡层165，使形成的所述第二介质层171顶部与所述伪栅层140顶部齐平。

本实施例中，所述第一介质膜填充的开口包括：鳍部110与衬底100构成的开口，以及相邻鳍部110构成的开口。所述第一介质膜所填充的开口深宽比较大，因此为了提高所述第一介质膜的填孔(gap-filling)能力，使得后续形成的第一介质层170具有较好的粘附性，且避免后续形成的第一介质层170内形成空洞，采用流动性化学气相沉积(fcvd)工艺形成所述第一介质膜。

此外，为了提高所述第二介质膜的致密度，本实施例中，采用高纵宽比(harp)沉积工艺形成所述第二介质膜。

结合参考图13至图16，去除所述周边区i的伪栅层140(如图12所示)，暴露出所述周边区i伪栅氧化层112的表面，并在所述介质层172内形成第一开口310(如图14所示)。

具体地，去除所述周边区i的伪栅层140的步骤包括：以所述刻蚀停止层125顶部为刻蚀停止位置，去除所述周边区i的牺牲层135，在所述介质层172内形成第一开口310；去除所述第一开口310露出的刻蚀停止层125，使所述第一开口310暴露出所述伪栅氧化层112。

本实施例中，所述牺牲层135的材料为sige，因此采用hcl蒸汽，对所述牺牲层135进行湿法刻蚀。

湿法刻蚀工艺的刻蚀速率较大，有利于减小刻蚀去除所述牺牲层135的时间，从而有利于提高制造效率，而且，在刻蚀所述牺牲层135时，所述湿法刻蚀工艺采用的刻蚀溶液为hcl蒸汽，所述湿法刻蚀工艺对所述牺牲层135和刻蚀停止层125的刻蚀选择比较高，因此所述湿法刻蚀工艺对所述刻蚀停止层125的损耗较小，从而可以提高所述刻蚀停止层125用于定义刻蚀停止位置的效果。

需要说明的是，所述hcl蒸汽的温度不宜过低，也不宜过高。如果温度过低，则容易导致所述hcl蒸汽与sige发生反应的速度较慢，从而导致所述湿法刻蚀工艺对所述牺牲层135的刻蚀速率降低；如果温度过高，容易对半导体的电学性能产生不良影响。为此，本实施例中，hcl蒸汽的温度为100℃至300℃。

本实施例中，所述刻蚀停止层125的材料为si，去除所述刻蚀停止层125的步骤包括：采用湿法刻蚀工艺，刻蚀所述刻蚀停止层125，所述湿法刻蚀工艺采用的刻蚀溶液为cl2和hbr的混合溶液或tmah溶液。

本实施例中，所述湿法刻蚀工艺采用的溶液为tmah溶液。所述湿法刻蚀工艺刻蚀速率较快，有利于缩短去除所述刻蚀停止层125的时间，从而有利于减小对所述伪栅氧化层112的损耗，尤其是对所述鳍部110顶部的伪栅氧化层112的损耗，因此有助于提高所述伪栅氧化层112的薄膜均匀性和完整性。

所述tmah溶液的溶液温度不宜过低，也不宜过高。如果溶液温度过低，则容易导致所述tmah溶液与si发生反应的速度较慢，从而导致所述湿法刻蚀工艺对所述刻蚀停止层125的刻蚀速率降低；如果溶液温度过高，容易对半导体的电学性能产生不良影响。为此，本实施例中，tmah溶液的溶液温度为50℃至150℃。

所述tmah溶液的体积浓度不宜过小，也不宜过大。如果体积浓度过小，则容易降低对所述刻蚀停止层125的刻蚀速率，所述刻蚀停止层125难以被完全去除；如果体积浓度过大，则在所述刻蚀停止层125被完全去除后，可能会继续消耗所述伪栅氧化层112。为此，本实施例中，所述tmah溶液的体积浓度为5％。

继续参考图13至图16，在去除所述周边区i的伪栅层140的步骤中，还去除了所述核心区ii的伪栅层140，暴露出所述核心区ii伪栅氧化层112的表面，并在所述介质层172内形成第二开口320(如图16所示)。

本实施例中，在同一工艺步骤中去除所述核心区ii的伪栅层140，对去除所述核心区ii伪栅层140的工艺步骤的具体描述，在此不再赘述。

在其他实施例中，也可以在不同工艺步骤中，按照工艺顺序，分别去除所述周边区的伪栅层和核心区的伪栅层。

需要说明的是，核心区ⅱ器件的工作电压比周边区ⅰ器件的工作电压小，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，也就是说，后续形成的核心区ⅱ的栅介质层的厚度小于周边区ⅰ的栅介质层的厚度。

为此，参考图17至图18，本实施例中，在去除所述核心区ii的伪栅层140之后，还包括：去除所述第二开口320露出的伪栅氧化层112，使所述第二开口320露出所述核心区ii的鳍部110。

由前述可知，在去除所述刻蚀停止层125时，对所述伪栅氧化层112的损伤较小，尤其是所述鳍部110顶部的伪栅氧化层112的损伤较小，因此所述伪栅氧化层112的薄膜均匀性和完整性较高。相应的，在去除所述第二开口320露出的伪栅氧化层112的步骤中，刻蚀工艺对所述伪栅氧化层112的刻蚀均匀性较高，从而有利于降低对所述核心区ii鳍部110顶部的损伤，相应有助于降低所述核心区ii第一侧壁层151、第二侧壁层152和第三侧壁层153下面的伪栅氧化层112发生损失的概率，从而能够避免核心区ii的源漏掺杂区180和后续形成的栅电极层发生短接的问题，进一步地提高了半导体结构的电学性能和可靠性。

结合参考图19和图20，在所述第一开口310(如图18所示)内形成栅电极层195，位于所述第一开口310中的伪栅氧化层112和栅电极层195用于构成第一金属栅结构200。

需要说明的是，在所述第一开口310中形成栅电极层195之前，还包括：在所述第一开口310底部和侧壁上形成高k栅介质层190。相应的，所述第一金属栅结构200还包括所述高k栅介质层190。

所述高k栅介质层190的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2或al2o3。本实施例中，所述高k栅介质层190的材料为hfo2。

还需要说明的是，在所述第一开口310内形成高k栅介质层190和栅电极层195的步骤中，所述高k栅介质层190还形成于所述第二开口320(如图18所示)的底部和侧壁上，所述栅电极层195还形成于所述第二开口320内，位于所述第二开口320中的高k栅介质层190和栅电极层195用于构成第二金属栅结构210。

本实施例中，所述第一开口310中的伪栅氧化层112和高k栅介质层190用于构成所述周边器件的栅介质层，所述第二开口320中的高k栅介质层190用于构成所述核心器件的栅介质层，所述核心器件的栅介质层厚度小于所述周边器件的栅介质层，从而使核心器件的工作电压小于周边器件的工作电压。

具体地，形成所述第一金属栅结构200和第二金属栅结构210的步骤包括：在所述第一开口310底部和侧壁上、所述第二开口320底部和侧壁上形成所述高k栅介质层190，所述高k栅介质层190还覆盖所述介质层172的顶部；在所述高k栅介质层190上形成金属层，所述金属层填充满所述第一开口310和第二开口320且所述金属层顶部高于所述介质层172顶部；采用平坦化工艺，去除高于所述介质层172顶部的金属层，保留所述高k栅介质层190上的剩余金属层作为所述栅电极层195。

所述金属层的材料为al、cu、ag、au、pt、ni、ti或w。本实施例中，所述金属层的材料为w，所述栅电极层195的材料相应为w。

需要说明的是，去除高于所述介质层172顶部的金属层的过程中，还去除高于所述介质层172顶部的栅介质层190。

相应的，本发明还提供一种半导体结构。参考图21，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底，所述基底包括衬底400以及凸出于所述衬底400的鳍部410，所述衬底400包括周边区i；横跨所述周边区i鳍部410的伪栅结构441，所述伪栅结构441覆盖所述鳍部410的部分顶部和部分侧壁，所述伪栅结构441包括伪栅氧化层412以及位于所述伪栅氧化层412上的伪栅层440，所述伪栅层440包括刻蚀停止层425以及位于所述刻蚀停止层425上的牺牲层435。

所述衬底400为所述半导体结构的形成提供工艺平台。

具体地，所述衬底400包括周边区i，所述周边区i的衬底400用于形成周边器件(或称为输入/输出器件)。

本实施例中，所述衬底400为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。

所述鳍部410的材料与所述衬底400的材料相同。本实施例中，所述鳍部410的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

需要说明的是，所述衬底400还包括核心区ii，所述核心区ii的衬底400用于形成核心器件。

还需要说明的是，所述半导体结构还包括：隔离层411，位于所述鳍部410露出的衬底400上。

所述隔离层411作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离层411的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层411的材料为氧化硅。

本实施例中，所述隔离层411是浅沟槽隔离层，但不限于浅沟槽隔离层。

所述周边区i的伪栅结构441用于为形成所述周边区i的金属栅极结构占据空间位置。

所述周边区i伪栅结构441的伪栅层440包括刻蚀停止层425以及位于所述刻蚀停止层425上的牺牲层435，为了形成所述周边区i的金属栅极结构，通常还需去除所述周边区i的伪栅层440，在去除所述伪栅层440中的牺牲层435时，所述刻蚀停止层425顶部用于定义刻蚀停止的位置，因此所述刻蚀停止层425可以对所述鳍部410顶部的伪栅氧化层412起到保护的作用，而且，与仅使用多晶硅作为伪栅层的方案相比，所述刻蚀停止层425的厚度较小，在去除所述刻蚀停止层425时，可以在较短的时间内去除刻蚀停止层425，从而有利于降低对所述伪栅氧化层412的损伤，尤其是对所述鳍部410顶部的伪栅氧化层412的损伤，提高了所述周边区i伪栅氧化层412的质量，使所述伪栅氧化层412均匀性较好，进而有利于改善半导体结构的电学性能和可靠性。

所述伪栅氧化层412的材料为氧化硅或氮氧化硅；本实施例中，所述伪栅氧化层412的材料为氧化硅。

本实施例中，所述伪栅氧化层412覆盖所述隔离结构411露出的鳍部410的顶部表面和侧壁表面，所述伪栅层440与位于所述伪栅层440底部的伪栅氧化层412构成所述伪栅结构441。

本实施例中，所述刻蚀停止层425保形覆盖所述周边区i的伪栅氧化层412，因而所述刻蚀停止层425的厚度均一性和质量均一性较好，在后续去除所述刻蚀停止层425时，有利于保证刻蚀过程的均匀性，有利于进一步减小对伪栅氧化层412的损伤，尤其是鳍部410顶部伪栅氧化层412的损伤，从而有助于保证伪栅氧化层412的完整性和均匀性，进一步提高半导体结构的电学性能和可靠性。

需要说明的是，所述牺牲层435和刻蚀停止层425的刻蚀选择比不宜过小。如果刻蚀选择比过小，则去除所述牺牲层435时，导致所述刻蚀停止层425顶部用于定义刻蚀停止位置的作用下降，从而降低所述刻蚀停止层425用于保护伪栅氧化层412的效果。为此，本实施例中，所述牺牲层435和刻蚀停止层425的刻蚀选择比大于10：1。

因此，所述刻蚀停止层425的材料为si，所述牺牲层435的材料为sige、ge和sic中的一种或多种；sige、ge和sic材料容易去除，且在刻蚀所述牺牲层435时，sige、ge和sic中任一种材料和si的刻蚀选择比较高，因而在刻蚀所述牺牲层435时，所述刻蚀停止层425的损耗较小，进一步提高了所述刻蚀停止层425对伪栅氧化层412的保护效果。本实施例中，所述牺牲层435的材料为sige。

还需要说明的是，所述刻蚀停止层425的的厚度不宜过小，也不宜过大。如果刻蚀停止层425的厚度过小，则在去除所述牺牲层435时，所述刻蚀停止层425对所述伪栅氧化层412的保护效果下降；如果所述刻蚀停止层425的厚度过大，则不能在较短的时间内去除所述刻蚀停止层425，从而增加对所述伪栅氧化层422的损耗，降低所述伪栅氧化层412的薄膜质量。为此，本实施例中，所述刻蚀停止层425的厚度为3nm～10nm。

本实施例中，所述衬底400还包括核心区ii，因此所述伪栅结构441还横跨所述核心区ii的鳍部410，所述核心区ii的伪栅结构441覆盖所述核心区ii鳍部410的部分顶部和部分侧壁。

所述核心区ii的伪栅结构441用于为形成所述核心区ii的金属栅极结构占据空间位置。为了形成所述核心区ii的金属栅极结构，通常还需去除所述核心区ii的伪栅层140以及位于所述伪栅层440下方的伪栅氧化层412，在去除核心区ii的伪栅层440时，所述核心区ii伪栅氧化层412的损伤较小，尤其是对所述鳍部410顶部的伪栅氧化层412的损耗较小，因此所述核心区ii伪栅氧化层412的薄膜均匀性和完整性较高。相应的，在去除所述伪栅层440下方的伪栅氧化层412时，对所述伪栅氧化层412的刻蚀均匀性较高，从而有利于降低对所述核心区ii鳍部410顶部的损伤。

在半导体领域中，所述伪栅结构441侧壁上通常形成有侧墙，且所述伪栅结构441两侧的鳍部410内形成有源漏掺杂区，由于所述伪栅氧化层412的刻蚀均匀性较高，相应还有助于降低所述核心区ii侧墙下面的伪栅氧化层412发生损失的概率，从而能够避免后续在核心区ii形成的源漏掺杂区和后续形成的栅电极层发生短接的问题，进一步地提高了半导体结构的性能。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。