制造半导体器件的方法与流程

本申请要求2017年10月17日向韩国知识产权局提交的韩国专利申请no.10-2017-0134699的优先权，通过引用将其全部公开内容并入本文。

本发明构思涉及制造半导体器件的方法。

背景技术：

已经对降低半导体器件的制造成本以及增加半导体器件的集成密度进行了各种研究。

随着半导体产品高度集成，降低晶体管的源极/漏极接触的电阻可能是有益的。源极/漏极接触的电阻可能受到肖特基势垒高度的影响。因此，可以通过使用掺杂调整硅化物的功函数和/或降低肖特基势垒的高度，来降低源极/漏极接触的电阻。

技术实现要素：

本发明构思的各方面提供了制造具有较低接触电阻的半导体器件的方法。

根据本发明构思的各方面，提供了一种制造半导体器件的方法。所述方法可以包括：在衬底上形成有源图案；在所述有源图案上形成横越所述有源图案的栅电极；在所述有源图案中形成与所述栅电极的侧壁相邻的凹部；以及使用源气体和掺杂气体执行化学气相沉积工艺，以在所述凹部中形成源极/漏极区域。所述源气体可以包括硅前体和锗前体，并且所述掺杂气体可以包括镓前体和硼前体。

根据本发明构思的各方面，提供了一种制造半导体器件的方法。所述方法可以包括：在衬底上形成有源图案；在所述有源图案上形成横越所述有源图案的栅电极；在所述有源图案中形成与所述栅电极的侧壁相邻的凹部；以及通过原位执行外延生长工艺和掺杂工艺在所述凹部中形成源极/漏极区域。所述源极/漏极区域可以包括掺杂有镓和硼的si1-xgex。

根据本发明构思的各方面，提供了一种制造半导体器件的方法。所述方法可以包括：在衬底上形成第一有源图案和第二有源图案；在所述第一有源图案中形成第一凹部；通过同时执行第一外延生长工艺和第一掺杂工艺在所述第一凹部中形成包括p型杂质的第一源极/漏极区域；在所述第二有源图案中形成第二凹部；执行第二外延生长工艺以在所述第二凹部中形成第二源极/漏极区域；以及在形成所述第二源极/漏极区域之后，执行第二掺杂工艺以将第一n型杂质掺杂到所述第二源极/漏极区域中。在形成所述第一源极/漏极区域之后，不执行用于将所述p型杂质掺杂到所述第一源极/漏极区域中的掺杂工艺。

附图说明

图1、图2、图3、图4、图5、图6、图7和图8是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。

图9、图10、图11、图12、图13和图14是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。

图15、图16、图17、图18、图19、图20、图21、图22、图23、图24和图25是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。

图26是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。

具体实施方式

通过参照以下详细描述和附图，可以理解本发明构思的优点和特征以及实现本发明构思的方法。然而，本发明构思可以以许多不同的形式实施，不应当理解为限于本文所阐述的实施例。在附图中，为了清楚起见，可以放大层和/或区域的厚度。相同的附图标记始终表示相同的元件。

本文使用的术语“和/或”包括相关联的列出项中的一个或更多个的任何以及所有组合。应当理解，“原位执行两个工艺”意味着这两个工艺同时在一个处理室中执行。还应当理解，“同时执行两个工艺”意味着两个工艺几乎(但不一定精确地)同时执行。

将参照图1至图8描述根据本发明构思的一些实施例的制造半导体器件的方法。

图1至图8是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。

图1是示出根据本发明构思的一些实施例的制造半导体器件的方法的布局图。图2至图8是沿图1的线a-a’截取的截面图。

参照图1和图2，在衬底100上形成第一鳍型图案f1。

衬底100可以是例如体硅衬底或绝缘体上硅(soi)衬底。衬底100可以是硅衬底或者可以包括其它材料，例如硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓。在一些实施例中，衬底100可以具有形成在基底衬底上的外延层。

第一鳍型图案f1可以从衬底100突出并沿第一方向x1延伸。第一鳍型图案f1可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。第一鳍型图案f1可以是晶体管的有源图案，并且可以具有鳍形状。

第一鳍型图案f1可以包括例如元素半导体材料：硅和/或锗。此外，第一鳍型图案f1可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。

在一些实施例中，第一鳍型图案f1可以包括iv-iv族化合物半导体，并且可以包括含有碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种的二元化合物或三元化合物，或者通过用iv族元素掺杂这些元素而获得的化合物。在一些实施例中，第一鳍型图案f1可以包括iii-v族化合物半导体，并且可以包括通过以下方式形成的二元化合物、三元化合物或四元化合物中的一种：将作为iii族元素的铝(al)、镓(ga)和铟(in)中的至少一种与作为v族元素的磷(p)、砷(as)和锑(sb)之一进行组合。在一些实施例中，第一鳍型图案f1将被描述为包括硅的硅鳍型图案。

第一栅极绝缘膜111、第二栅极绝缘膜112、第一栅电极g1和第二栅电极g2形成在第一鳍型图案f1上。

如图2所示，第一栅极绝缘膜111和第二栅极绝缘膜112可以形成为彼此间隔开。例如，第一栅极绝缘膜111和第二栅极绝缘膜112可以在第一方向x1上彼此间隔开。此外，第一栅极绝缘膜111和第二栅极绝缘膜112可以形成为与第一鳍型图案f1相交(例如，横越第一鳍型图案f1)。例如，第一栅极绝缘膜111和第二栅极绝缘膜112可以在与第一方向x1相交(例如，横穿第一方向x1)的第二方向y1上纵向延伸。应当理解，第一方向x1和第二方向y1是与衬底100的表面平行的水平方向。第一鳍型图案f1可以在垂直于第一方向x1和第二方向y1两者的垂直方向上从衬底100突出。

第一栅电极g1可以形成在第一栅极绝缘膜111上，第二栅电极g2可以形成在第二栅极绝缘膜112上。结果，第一栅电极g1和第二栅电极g2可以在第一方向x1上彼此间隔开。另外，第一栅电极g1和第二栅电极g2可以在第二方向y1上纵向延伸。

例如，绝缘膜和导电膜可以顺序地形成在衬底100和第一鳍型图案f1上。接下来，可以图案化绝缘膜和导电膜，以形成第一栅极绝缘膜111、第二栅极绝缘膜112、第一栅电极g1和第二栅电极g2。

第一栅极绝缘膜111和第二栅极绝缘膜112可以包括介电常数高于氧化硅膜的介电常数的高k材料。例如，第一栅极绝缘膜111和第二栅极绝缘膜112可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合中的至少一种，但本发明构思不限于此。

尽管图1和图2仅示出了一个鳍型图案f1和两个栅电极g1和g2，但是本发明构思不限于此。根据一些实施例的制造半导体器件的方法可以包括形成多个鳍型图案和/或多个栅电极。

参照图3，形成第一间隔物121和第二间隔物122。

第一间隔物121可以形成在第一栅极绝缘膜111的两个侧壁上以及第一栅电极g1的两个侧壁上。第二间隔物122可以形成在第二栅极绝缘膜112的两个侧壁上以及第二栅电极g2的两个侧壁上。

尽管第一间隔物121和第二间隔物122被示为单层膜，但是第一间隔物121和第二间隔物122两者都可以包括多层膜。

第一间隔物121和第二间隔物122可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

参照图4，在第一鳍型图案f1中形成第一凹部r1。第一凹部r1可以形成为与第一栅电极g1的侧壁和第二栅电极g2的侧壁相邻。第一凹部r1可以形成在第一栅电极g1与第二栅电极g2之间。

在一些实施例中，第一凹部r1可以通过将第一栅电极g1、第二栅电极g2、第一间隔物121和第二间隔物122用作蚀刻掩模的蚀刻工艺形成。结果，与第一栅电极g1的侧壁和第二栅电极g2的侧壁相邻的第一凹部r1可以形成在第一鳍型图案f1中。蚀刻工艺可以包括例如反应离子蚀刻(rie)工艺和/或湿法蚀刻工艺，但是本发明构思不限于此。第一凹部r1可以通过任何适当的工艺形成。

在一些实施例中，第一凹部r1可以包括底切(undercut)。例如，如图4所示，第一凹部r1可以包括形成在第一间隔物121的下端和第二间隔物122的下端的底切。如图4所示，第一凹部r1的一侧可以朝向衬底100凹进，并且可以暴露第一间隔物121的下表面的一部分。

参照图5和图6，包括p型杂质的第一源极/漏极区域131形成在第一凹部r1中。

第一源极/漏极区域131可以通过外延生长工艺(例如，选择性外延工艺)和与外延生长工艺原位执行的掺杂工艺形成。在一些实施例中，外延生长工艺和掺杂工艺同时执行。在整个说明书中，将把选择性外延工艺作为外延生长工艺的示例来讨论。

例如，如图5所示，通过执行使用了第一源气体sg和第一掺杂气体dg的化学气相沉积(cvd)工艺，可以执行(例如，同时执行)选择性外延工艺和掺杂工艺。在一些实施例中，通过在单个处理室中执行单个化学气相沉积(cvd)工艺来执行选择性外延工艺和掺杂工艺。因此，应当理解，选择性外延工艺和掺杂工艺可以在原位进行。

在一些实施例中，第一源气体sg可以包括硅(si)前体(p1)和锗(ge)前体(p2)。结果，可以形成包括si1-xgex(其中x在0<x<1的范围内)的第一源极/漏极区域131。在一些实施例中，x的范围可以为0.4至0.7，但是本发明构思不限于此。

硅前体(p1)可以包括例如但不限于sicl2(二氯硅烷)。锗前体(p2)可以包括例如但不限于geh4(锗烷)。

第一掺杂气体dg可以包括p型杂质前体。例如，第一掺杂气体dg可以包括硼(b)、铝(al)、镓(ga)、铟(in)或其组合中的至少一种的前体。

在一些实施例中，第一源气体sg可以包括硅前体(p1)和锗前体(p2)，并且第一掺杂气体dg可以包括镓(ga)前体(p3)和硼(b)前体(p4)。因此，可以形成包括掺杂有镓(ga)和硼(b)的si1-xgex(其中x在0<x<1的范围内)的第一源极/漏极区域131。在一些实施例中，第一源极/漏极区域131中镓(ga)的浓度可以约为1e20cm^-3或大于1e20cm^-3。此外，在一些实施例中，第一源极/漏极区域131中的硼(b)的浓度可以是约0.1e20cm^-3至约5e20cm^-3。

镓前体(p3)可以包括例如含有镓(ga)的有机金属化合物。镓前体(p3)可以包括例如但不限于ga(ch3)3(三甲基镓)、ga(c2h5)3(三乙基镓)、dmgip(异丙氧化二甲基镓(dimethylgalliumisopropoxide))或其组合中的至少一种。

硼前体(p4)可以包括例如但不限于b2h6(乙硼烷)。

在一些实施例中，第一源极/漏极区域131可以是抬高的源极/漏极区域。即，第一源极/漏极区域131的上部可以从第一鳍型图案f1的最上表面向上突出。如图6所示，第一源极/漏极区域131的最上表面可以处于高于第一鳍型图案f1的最上表面的水平高度。

在一些实施例中，选择性外延工艺和掺杂工艺可以在约10托至约250托的工艺压力和约550℃至约740℃的工艺温度下进行。

在一些实施例中，该方法可以进一步包括在执行选择性外延工艺和掺杂工艺之前的烘焙工艺。例如，可以使用氢气(h2)在约150托至约600托的工艺压力和约650℃至约800℃的工艺温度下执行烘焙工艺约3分钟至约5分钟。

参照图7，形成暴露第一源极/漏极区域131的一部分的第一层间绝缘膜141。例如，可以形成包括暴露第一源极/漏极区域131的一部分的第一接触孔h1的第一层间绝缘膜141。

第一层间绝缘膜141可以形成在图6的所得结构上。第一层间绝缘膜141可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

通过蚀刻第一层间绝缘膜141的一部分，可以形成暴露第一源极/漏极区域131的一部分的第一接触孔h1。

尽管图7示出了第一源极/漏极区域131的上部被部分去除，但是本发明构思不限于此。在一些实施例中，在形成第一接触孔h1时，可以不蚀刻第一源极/漏极区域131。

尽管图7示出了第一接触孔h1未暴露第一间隔物121和第二间隔物122，但是本发明构思不限于此。在一些实施例中，第一间隔物121和第二间隔物122可以在形成第一接触孔h1的同时被部分蚀刻，并且因此可以通过第一接触孔h1暴露。第一接触孔h1可以与第一栅电极g1和第二栅电极g2间隔开，并且因此第一接触孔h1不能暴露第一栅电极g1和第二栅电极g2，如图7所示。

参照图8，第一接触150形成在第一接触孔h1中。

由于第一接触孔h1暴露第一源极/漏极区域131的一部分，因此第一接触150可以与第一源极/漏极区域131的一部分接触。结果，第一接触150可以将第一源极/漏极区域131电连接到半导体器件的稍后将形成的导电图案中的至少一个。

第一接触150可以包括例如第一硅化物膜152、第一导电膜154和/或第二导电膜156。

例如，第一硅化物膜152可以形成在第一源极/漏极区域131上。第一硅化物膜152可以包括例如但不限于ti、co、ni、mo、pt或其组合中的至少一种。

第一导电膜154可以沿着第一硅化物膜152的上表面和第一接触孔h1的侧壁形成。第一导电膜154可以包括例如但不限于ti、tin或其组合中的至少一种。

第二导电膜156可以形成在第一导电膜154上。在一些实施例中，第二导电膜156可以填充第一接触孔h1。第二导电膜156可以包括例如但不限于w、al、cu或其组合中的至少一种。

源极/漏极接触的电阻可以由肖特基势垒的高度决定。如果肖特基势垒的高度降低，则源极/漏极接触的电阻可能降低。为了降低源极/漏极接触的电阻，可以通过掺杂源极/漏极区域(例如，第一源极/漏极区域131)来降低肖特基势垒的高度。

pfet的肖特基势垒的高度可以通过使用例如离子注入工艺将p型杂质(例如镓(ga))掺杂到源极/漏极区域中来降低。在形成图7的第一层间绝缘膜141之后，可以将p型杂质掺杂到第一源极/漏极区域131中。然而，如发明人所理解的，在形成第一层间绝缘膜141之后将p型杂质掺杂到第一源极/漏极区域131中可能是复杂的工艺，并且可能导致很高的制造成本。

根据一些实施例的制造半导体器件的方法允许使用选择性外延工艺以及与选择性外延工艺原位执行(例如，与选择性外延工艺同时执行)的掺杂工艺来形成源极/漏极区域，可以改善接触电阻而没有很高的复杂性和很高的制造成本。根据一些实施例的制造半导体器件的方法可以不包括用于在形成图7的第一层间绝缘膜141之后将p型杂质掺杂到源极/漏极区域中的任何掺杂工艺。在一些实施例中，在形成源极/漏极区域之后，不执行用于将p型杂质掺杂到源极/漏极区域中的掺杂工艺。在一些实施例中，源极/漏极区域可以仅包括在形成源极/漏极区域的同时掺杂的p型杂质，并且在形成源极/漏极区域之后没有额外的p型杂质被掺杂到源极/漏极区域中。

此外，根据一些实施例的制造半导体器件的方法可以形成包括掺杂有镓(ga)和硼(b)二者的si1-xgex(这里，x在0<x<1的范围内)的源极/漏极区域。由于镓(ga)对硅锗(sige)的固溶度高于硼(b)对硅锗(sige)的固溶度，因此该方法可以提供更有效地降低肖特基势垒高度的源极/漏极区域。也就是说，该方法可以提供相比于仅掺杂硼(b)的硅锗(sige)具有更加改善了的接触电阻的源极/漏极区域。

图9至图14是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。为了便于解释，将简要描述或省略参照图1至8的重复描述。

图9至图14是沿着图1的线a-a’截取的截面图，并且示出了在图6之后执行的工艺。

参照图9，在第一栅电极g1和第二栅电极g2上形成第二层间绝缘膜142。在一些实施例中，第二层间绝缘膜142可以暴露第一栅电极g1和第二栅电极g2，如图9所示。

第二层间绝缘膜142可以形成在图6的所得结构上。第二层间绝缘膜142可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

可以对第二层间绝缘膜142执行平坦化工艺。平坦化处理可以进行到直到第一栅电极g1的上表面和第二栅电极g2的上表面暴露。平坦化工艺可以包括例如化学机械抛光(cmp)工艺，但本发明构思不限于此。

参照图10，去除第一栅极绝缘膜111、第二栅极绝缘膜112、第一栅电极g1和第二栅电极g2。

结果，沟槽tr可以形成在去除了第一栅极绝缘膜111、第二栅极绝缘膜112、第一栅电极g1和第二栅电极g2的区域(例如空间)中。可以形成暴露第一鳍型图案f1的上表面的一部分的沟槽tr。

参照图11，在沟槽tr内部和第二层间绝缘膜142上形成第一界面膜105、第二界面膜106、第一绝缘膜111a、第一金属膜mg1和第二金属膜mg2。

第一界面膜105可以形成在第一间隔物121之间的第一鳍型图案f1上，第二界面膜106可以形成在第二间隔物122之间的第一鳍型图案f1上。

第一界面膜105和第二界面膜106可以包括例如氧化硅，但是本发明构思不限于此。根据第一鳍型图案f1的类型、第一绝缘膜111a的类型等，第一界面膜105和第二界面膜106可以包括其他材料。

在一些实施例中，可以省略第一界面膜105和第二界面膜106。

如图11所示，第一绝缘膜111a可以形成为沿着第二层间绝缘膜142的上表面、沟槽tr的侧壁、第一界面膜105的上表面和第二界面膜106的上表面的轮廓延伸。

第一绝缘膜111a可以包括例如介电常数高于氧化硅膜的介电常数的高k材料。例如，第一绝缘膜111a可以包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或其组合中的至少一种，但本发明构思不限于此。

形成沿着第一绝缘膜111a的上表面和侧壁的轮廓延伸的第一金属膜mg1，并且第二金属膜mg2可以形成在第一金属膜mg1上。第一金属膜mg1可以调节功函数，并且在一些实施例中，第二金属膜mg2可以填充由第一金属膜mg1限定的空间。

第一金属膜mg1可以包括例如tin、tan、tic、tac或其组合中的至少一种。第二金属膜mg2可以包括例如w、al或其组合中的至少一种。在一些实施例中，第一金属膜mg1或第二金属膜mg2可以包括硅(si)、硅锗(sige)等而不是金属。

参照图12，可以执行平坦化工艺直到暴露第二层间绝缘膜142的上表面。

平坦化工艺可以包括例如cmp工艺，但是本发明构思不限于此。

第三栅极绝缘膜113和第三栅电极g3可以形成在第一界面膜105上。此外，第四栅极绝缘膜114和第四栅电极g4可以形成在第二界面膜106上。

在一些实施例中，第三栅极绝缘膜113可以形成为沿着第一界面膜105的上表面和沟槽(图10的tr)的侧壁延伸，如图12所示。此外，可以形成沿着第三栅极绝缘膜113的上表面和侧壁延伸的第一金属膜mg1，以及包括第一金属膜mg1和第一金属膜mg1上的第二金属膜mg2的第三栅电极g3。

同样，如图12所示，可以形成沿着第二界面膜106的上表面和沟槽的(图10的tr)侧壁延伸的第四栅极绝缘膜114。另外，可以形成沿着第四栅极绝缘膜114的上表面和侧壁延伸的第一金属膜mg1，以及包括第一金属膜mg1和第一金属膜mg1上的第二金属膜mg2的第四栅电极g4。

参照图13，在第二层间绝缘膜142、第三栅电极g3和第四栅电极g4上形成第三层间绝缘膜240。

第三层间绝缘膜240可以包括例如与第二层间绝缘膜142相同的材料，但是本发明构思不限于此。

通过蚀刻第二层间绝缘膜142的一部分和第三层间绝缘膜240的一部分，可以形成第二接触孔h2以暴露第一源极/漏极区域131的一部分。

因此，第二层间绝缘膜142和第三层间绝缘膜240可以形成为暴露第一源极/漏极区域131的一部分。

参照图14，第一接触150形成在第二接触孔h2中。

由于第一接触150的形成基本上与以上在图8的描述中所描述的相同，因此将不提供其详细描述。

图15至图25是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。为了便于解释，将简要描述或省略重复描述。

图15是示出根据本发明构思的一些实施例的制造半导体器件的方法的布局图。图16至图25是沿图15的线b-b’和c-c’截取的截面图。

参照图15和图16，在衬底100上形成第二鳍型图案f3和第三鳍型图案f4。

衬底100可以包括第一区域i和第二区域ii。第一区域i和第二区域ii可以是彼此间隔开的区域，但是本发明构思不限于此，并且第一区域i和第二区域ii可以是相邻区域。在一些实施例中，第一区域i可以接触第二区域ii。

在一些实施例中，衬底100的第一区域i是其中形成有pfet的区域，并且衬底100的第二区域ii可以是其中形成有nfet的区域。

第二鳍型图案f3从衬底100的第一区域i突出，并且可以在第三方向x2上纵向延伸。第三鳍型图案f4从衬底100的第二区域ii突出，并且可以在第五方向x3上纵向延伸。

第二鳍型图案f3和第三鳍型图案f4可以是衬底100的一部分。在一些实施例中，第二鳍型图案f3和第三鳍型图案f4均可以包括从衬底100生长的外延层。

随后，在第二鳍型图案f3上形成第三栅极绝缘膜113、第四栅极绝缘膜114、第五栅电极g5和第六栅电极g6。此外，在第三鳍型图案f4上形成第五栅极绝缘膜115、第六栅极绝缘膜116、第七栅电极g7和第八栅电极g8。

第三栅极绝缘膜113和第四栅极绝缘膜114可以在第三方向x2上彼此隔开。此外，第三栅极绝缘膜113和第四栅极绝缘膜114可以在与第三方向x2相交(例如横穿第三方向x2)的第四方向y2上纵向延伸。

第五栅极绝缘膜115和第六栅极绝缘膜116可以在第五方向x3上彼此隔开。此外，第五栅极绝缘膜115和第六栅极绝缘膜116可以在与第五方向x3相交(例如横穿第五方向x3)的第六方向y3上纵向延伸。应当理解，第三方向x2、第四方向y2、第五方向x3和第六方向y3都是与衬底100的表面平行的水平方向。第二鳍型图案f3和第三鳍型图案f4可以在垂直于第三方向x2、第四方向y2、第五方向x3和第六方向y3的垂直方向上从衬底100突出。

在一些实施例中，第三方向x2和第五方向x3可以基本相同，第四方向y2和第六方向y3可以基本相同，但是本发明构思不限于此。例如，第三方向x2和第五方向x3可以彼此不同，并且第四方向y2和第六方向y3可以彼此不同。

参照图17，第二绝缘膜120形成在图16的所得结构上。

因此，第二绝缘膜120可以形成为沿着第二鳍型图案f3的上表面、第三鳍型图案f4的上表面、第五栅电极g5的上表面和侧壁、第六栅电极g6的上表面和侧壁、第七栅电极g7的上表面和侧壁以及第八栅电极g8的上表面和侧壁的轮廓延伸。

第二绝缘膜120可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

可以形成第一掩模图案m1，该第一掩模图案m1暴露衬底100的第一区域i上的第二绝缘膜120。也就是说，第一掩模图案m1可以形成在衬底100的第二区域ii上，从而暴露第一区域i上的第二绝缘膜120。

第一掩模图案m1可以包括例如光刻胶，但是本发明构思不限于此。

参照图18，形成第三间隔物123、第四间隔物124和第二凹部r2。

第三间隔物123和第四间隔物124可以通过将第一掩模图案m1用作蚀刻掩模的蚀刻工艺(例如，蚀刻第二绝缘膜120的蚀刻工艺)形成。结果，第三间隔物123可以形成在第三栅极绝缘膜113的两个侧壁和第五栅电极g5的两个侧壁上。此外，第四间隔物124可以形成在第四栅极绝缘膜114的两个侧壁和第六栅电极g6的两个侧壁上。

第二凹部r2可以通过将第五栅电极g5、第六栅电极g6、第三间隔物123和第四间隔物124用作蚀刻掩模的蚀刻工艺形成。结果，可以在第二鳍型图案f3中形成与第五栅电极g5的侧壁和第六栅电极g6的侧壁相邻的第二凹部r2。

随后，可以去除第一掩模图案m1。

参照图19，在第二凹部r2中形成包括p型杂质的第二源极/漏极区域132。

第二源极/漏极区域132可以使用第一选择外延工艺以及与第一选择外延工艺原位执行的第一掺杂工艺来形成。在一些实施例中，第一选择外延工艺和第一掺杂工艺可以同时执行。

由于第二源极/漏极区域132的形成基本上与参照图6描述的第一源极/漏极区域131的形成相同或相似，因此将省略其详细描述。

参照图20，第三绝缘膜220形成在图19的所得结构上。

在衬底100的第一区域i中，第三绝缘膜220可以沿着第二源极/漏极区域132的上表面、第三间隔物123的上表面、第四间隔物124的上表面、第五栅电极g5的上表面和第六栅电极g6的上表面的轮廓延伸。在衬底100的第二区域ii中，第三绝缘膜220可以沿着第二绝缘膜120的上表面的轮廓延伸。

第三绝缘膜220可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

形成暴露第二区域ii上的第三绝缘膜220的第二掩模图案m2。也就是说，第二掩模图案m2形成在衬底100的第一区域i上，并且可以暴露第二区域上的第三绝缘膜220。

第二掩模图案m2可以包括例如光刻胶，但是本发明构思不限于此。

参照图21，形成第五间隔物125、第六间隔物126和第三凹部r3。

第五间隔物125和第六间隔物126可以通过将第二掩模图案m2用作蚀刻掩模的蚀刻工艺(例如，蚀刻第三绝缘膜220的蚀刻工艺)形成。结果，第五间隔物125可以形成在第五栅极绝缘膜115的两个侧壁和第七栅电极g7的两个侧壁上。第六间隔物126可以形成在第六栅极绝缘膜116的两个侧壁和第八栅电极g8的两个侧壁上。

第五间隔物125的厚度和第六间隔物126的厚度被示出为与第三间隔物123的厚度和第四间隔物124的厚度相同。然而，这仅仅是为了便于说明，并且本发明构思不限于此。第五间隔物125和第六间隔物126可以具有不同于第三间隔物123和第四间隔物124的厚度。

第三凹部r3可以通过将第七栅电极g7、第八栅电极g8、第五间隔物125和第六间隔物126用作蚀刻掩模的蚀刻工艺形成。结果，可以在第三鳍型图案f4中形成与第七栅电极g7的侧壁和第八栅电极g8的侧壁相邻的第三凹部r3。

随后，可以去除第二掩模图案m2。

参照图22，第三源极/漏极区域134形成在第三凹部r3中。

例如，可以执行第二选择性外延工艺以在第三凹部r3中形成第三源极/漏极区域134。第二选择性外延工艺可以包括例如化学气相沉积工艺。

在一些实施例中，第三源极/漏极区域134可以是抬高的源极/漏极区域。也就是说，第三源极/漏极区域134的最上面的部分可以从第三鳍型图案f4的最上表面向上突出。如图22所示，第三源极/漏极区域134的最上表面可以处于比第三鳍型图案f4的最上表面高的水平高度。

在一些实施例中，该方法可以进一步包括在形成第三源极/漏极区域134之后形成第四绝缘膜(未示出)。例如，在形成第三源极/漏极区域134之后，可以形成第四绝缘膜，该第四绝缘膜包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

尽管图22示出了第三绝缘膜220和第四绝缘膜被去除，但这仅仅是为了便于说明，并且本发明构思不限于此。例如，第三绝缘膜220和第四绝缘膜可以保留在衬底100的第一区域i和/或第二区域ii上。

参照图23，形成第四层间绝缘膜143，以暴露第二源极/漏极区域132的一部分和第三源极/漏极区域134的一部分。

例如，第四层间绝缘膜143可以形成为包括暴露第二源极/漏极区域132的一部分的第三接触孔h3和暴露第三源极/漏极区域134的一部分的第四接触孔h4。

第四层间绝缘膜143可以形成在图22的所得结构上。第四层间绝缘膜143可以包括例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio2)、碳氮氧化硅(siocn)或其组合中的至少一种。

第四层间绝缘膜143的一部分可以被蚀刻以形成暴露第二源极/漏极区域132的一部分的第三接触孔h3和暴露第三源极/漏极区域134的一部分的第四接触孔h4。

参照图24，形成暴露在衬底100的第二区域ii上形成的第四层间绝缘膜143和第三源极/漏极区域134的一部分的第三掩模图案m3。也就是说，第三掩模图案m3形成在衬底100的第一区域i上，并且可以暴露第三源极/漏极区域134的一部分。

可以执行将第一n型杂质掺杂到暴露的第三源极/漏极区域134中的第二掺杂工艺。例如，如图所示，第一n型杂质可以通过第四接触孔h4掺杂到第三源极/漏极区域134中。

第一n型杂质可以包括例如磷(p)、砷(as)、锑(sb)或其组合中的至少一种。此外，可以使用例如离子注入工艺来执行第二掺杂工艺。

随后，可以去除第三掩模图案m3。

参照图25，在第三接触孔h3中形成第二接触250，在第四接触孔h4中形成第三接触350。

第二接触250可以包括例如第二硅化物膜252、第三导电膜254和第四导电膜256。第三接触350可以包括例如第三硅化物膜352、第五导电膜354和第六导电膜356。

由于第二接触250和第三接触350的形成基本上与参照图8描述的第一接触150的形成相同，因此将不提供其详细描述。

在一些实施例中，第二接触250和第三接触350可以形成为具有基本上相同的结构并且包括基本上相同的材料，但是本发明构思不限于此。在一些实施例中，第二接触250和第三接触350可以包括不同的材料。

图26是示出根据本发明构思的一些实施例的制造半导体器件的方法的视图。为了便于说明，将简要说明或省略重复描述。

图26是沿图15的线b-b’和c-c’截取的截面图，并示出了在图21之后执行的工艺。

参照图26和图22，在第三凹部r3中形成包括第二n型杂质的第三源极/漏极区域134。

第二n型杂质可以包括例如磷(p)、砷(as)、锑(sb)或其组合中的至少一种。

第三源极/漏极区域134可以使用第二选择性外延工艺和与第二选择性外延工艺原位执行的第三掺杂工艺来形成。在一些实施例中，第二选择性外延工艺和第三掺杂工艺可以同时执行。

例如，如图26所示，可以通过使用第二源气体p5和第二掺杂气体p6执行化学气相沉积工艺，来执行第二选择性外延工艺和第三掺杂工艺。

在一些实施例中，第二源气体p5可以包括硅(si)前体。结果，可以形成包括硅(si)的第三源极/漏极区域134。硅前体可以包括例如但不限于sicl2(二氯硅烷)。

第二掺杂气体p6可以包括n型杂质前体。例如，第二掺杂气体p6可以包括磷(p)、砷(as)、锑(sb)或其组合的至少一种前体。

在一些实施例中，第二源气体p5包括硅前体，第二掺杂气体p6可以包括磷前体。因此，可以形成含有掺杂磷(p)的硅(si)的第三源极/漏极区域134。

随后，可以执行与参照图22至图25所描述的相同的处理。

以上公开的主题应被认为是说明性的而非限制性的，所附权利要求旨在覆盖落入本发明构思的真实精神和范围内的所有这些修改、改进和其他实施例。因此，在法律允许的最大范围内，范围将由所附权利要求及其等同物的最广泛的可允许的解释来确定，并且不受前述详细描述的约束或限制。