1.一种基于三基岛结构的电机驱动功率模块电路，其特征在于，包括控制电路和H桥开关电路，所述电机驱动功率模块电路为集成电路，所述H桥开关电路包括第一半桥电路和第二半桥电路，所述控制电路和所述H桥开关电路封装为三基岛的封装结构，其中控制电路置于一个基岛中，所述第一半桥电路和第二半桥电路分别置于其他两个基岛中。
2.根据权利要求1所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述控制电路包括反转输入端、正转输入端、线性电源电路、逻辑控制电路和驱动电路，所述反转输入端和所述正转输入端作为所述逻辑控制电路的输入端，所述逻辑控制电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端与所述H桥开关电路的输入端连接，所述线性电源电路的输出端分别与所述逻辑控制电路的输入端和所述驱动电路的输入端连接。
3.根据权利要求2所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述H桥开关电路包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述第一PMOS管的源极与直流电源的输出端连接，所述第一PMOS管的栅极与所述驱动电路的输出端连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述驱动电路的输出端连接，所述第一NMOS管的源极接地，所述第二PMOS管的源极与所述直流电源的输出端连接，所述第二PMOS管的栅极与所述驱动电路的输出端连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述驱动电路的输出端连接，所述第二NMOS管的源极接地。
4.根据权利要求2所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述控制电路还包括基准电路和过温检测与补偿电路，所述基准电路的输出端连接所述过温检测与补偿电路的输入端，所述过温检测与补偿电路的输出端连接所述逻辑控制电路的输入端。
5.根据权利要求4所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述控制电路还包括多模式过流保护电路，所述多模式过流保护电路输入端分别与所述驱动电路的输出端、所述基准电路的输出端和所述H桥开关电路的输出端连接，所述多模式过流保护电路输出端与所述逻辑控制电路的输入端连接；
所述多模式过流保护电路包括第一保护支路、第二保护支路、第一或门和OCP延时电路，
所述第一保护支路包括第一脉宽选通电路、第一脉宽延时选通电路、第一控制开关、第二控制开关和第一比较器，所述第一脉宽选通电路、第一脉宽延时选通电路的输入端均用于接收VGS_BO_LS信号，所述VGS_BO_LS信号为第二NMOS管的栅极输入信号；所述第一脉宽选通电路的输出端连接第一控制开关的控制端，所述第一脉宽延时选通电路的输出端连接到第二控制开关的控制端，所述第一比较器的第一输入端用于接收反转输出信号VBO信号，所述第一比较器的第二输入端用于通过第一控制开关接收第一参考电压和通过第二控制开关接收第二参考电压信号；
所述第二保护支路包括第二脉宽选通电路、第二脉宽延时选通电路、第三控制开关、第四控制开关和第二比较器，所述第二脉宽选通电路、第二脉宽延时选通电路的输入端均用于接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管的栅极输入信号；所述第二脉宽选通电路的输出端连接第三控制开关的控制端，所述第二脉宽延时选通电路的输出端连接到第四控制开关的控制端，所述第二比较器的第一输入端用于接收正转输出信号VFO信号，所述第二比较器的第二输入端用于通过第三控制开关接收第三参考电压和通过第四控制开关接收第四参考电压信号；
所述第一保护支路的输出端和第二保护支路的输出端分别连接第一或门的第一输入端和第二输入端，所述第一或门的输出端连接第三计数器的输入端，所述第三计数器的输出端连接所述逻辑控制电路的输入端。
6.根据权利要求5所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述控制电路还包括自适应电路，所述自适应电路的输入端分别与所述驱动电路的输出端、所述基准电路的输出端、所述逻辑控制电路的输出端连接，所述自适应电路的输出端与所述驱动电路的输入端连接，所述线性电源电路的输出端与所述自适应电路的输入端连接。
7.根据权利要求6所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述自适应电路包括：VGS检测电路和自适应逻辑运算电路，所述VGS检测电路包括四个子电路，分别为第一VGS检测支路、第二VGS检测支路、第三VGS检测支路和第四VGS检测支路；所述自适应逻辑运算电路包括四个子电路，分别第一自适应逻辑运算支路、第二自适应逻辑运算支路、第三自适应逻辑运算支路和第四自适应逻辑运算支路；
所述第一VGS检测支路包括第一施密特电路和第一电平转换电路，所述第一施密特电路的输出端连接所述第一电平转换电路的输入端，所述第一施密特电路的输入端为用于接收VGS_BO_HS信号，所述VGS_BO_HS信号为第二PMOS管的栅极输入信号，所述第一电平转换电路的输出端输出H2L_BO信号；
所述第二VGS检测支路包括第二施密特电路，所述第二施密特电路的输入端用于接收VGS_BO_LS信号，所述VGS_BO_LS信号为第二NMOS管的栅极输入信号，所述第二施密特电路的输出端输出L2H_BO信号；
所述第三VGS检测支路包括第三施密特电路和第二电平转换电路，所述第三施密特电路的输出端连接所述第二电平转换电路的输入端，所述第三施密特电路的输入端接收VGS_FO_HS信号，所述VGS_FO_HS信号为第一PMOS管栅极输入信号，第二电平转换电路输出端输出H2L_FO信号；
所述第四VGS检测支路包括第四施密特电路，所述第四施密特电路的输入端接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管的栅极输入信号，所述第四施密特电路输出端输出L2H_FO信号；
所述第一自适应逻辑运算支路，包括第一或非门、第一延时电路、第一与门、第一模式检测电路和第一延时子电路、第一非门、第一快驱开关和第一慢驱开关，
所述第一或非门的第一输入端用于接收DRV_LS_FI信号，所述第一或非门的第二输入端用于接收L2H_FO信号,所述第一或非门的输出端连接所述第一延时电路的输入端，所述第一延时电路的输出端连接所述第一与门的第一输入端，所述第一与门的第二输入端用于接收DRV_HS_FI信号，所述第一与门的输出端输出DRV_HS_FO_SLOW信号到所述驱动电路，所述第一延时子电路的输入端连接所述第一与门的输出端，所述第一延时子电路的输出端连接第一慢驱开关的输入端，所述第一模式检测电路的输入端分别用于接收VBO反转输出信号和所述VGS_BO_LS信号,所述第一模式检测电路的输出端连接所述第一快驱开关的控制端，所述第一快驱开关的输入端连接所述第一与门的输出端，所述第一模式检测电路的输出端连接第一非门的输入端，所述第一非门的输出端连接第一慢驱开关的控制端，所述第一慢驱开关的输入端用于接收所述第一延时子电路的输出端的输出信号，所述第一慢驱开关和所述第一快驱开关的输出端输出DRV_HS_FO_FAST信号；
所述第二自适应逻辑运算支路，包括第二或非门、第二延时电路、第二与门、第二模式检测电路和第二延时子电路、第二快驱开关和第二慢驱开关，
所述第二或非门的第一输入端用于接收DRV_HS_FI信号，所述第二或非门的第二输入端用于接收所述H2L_FO信号,所述第二或非门的输出端连接所述第二延时电路的输入端，所述第二延时电路的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端用于接收DRV_LS_FI信号，所述第二与门的输出端输出DRV_LS_FO_SLOW信号到所述驱动电路，所述第二延时子电路的输入端连接所述第二与门的输出端，所述第二延时子电路的输出端连接第二慢驱开关的输入端，所述第二模式检测电路的输入端用于接收VFO正转输出信号和VGS_FO_LS信号,所述第二模式检测电路的输出端连接所述第二快驱开关的控制端，所述第二快驱开关的输入端连接所述第二与门的输出端，所述第二模式检测电路的输出端连接第二非门的输入端，所述第二非门的输出端连接第二慢驱开关的控制端，所述第二慢驱开关的输入端用于接收所述第二延时子电路的输出端的输出信号，所述第二慢驱开关和所述第二快驱开关的输出端输出DRV_LS_FO_FAST信号；
所述第三自适应逻辑运算支路，包括第三或非门、第三延时电路、第三与门、第三模式检测电路和第三延时子电路、第三非门、第三快驱开关和第三慢驱开关，
所述第三或非门的第一输入端用于接收DRV_LS_BI信号，所述第三或非门的第二输入端用于接收L2H_BO信号,所述第三或非门的输出端连接所述第三延时电路的输入端，所述第三延时电路的输出端连接所述第三与门的第一输入端，所述第三与门的第二输入端用于接收DRV_HS_BI信号，所述第三与门的输出端输出DRV_HS_BO_SLOW信号到所述驱动电路，所述第三延时子电路的输入端连接所述第三与门的输出端，所述第三延时子电路的输出端连接第三慢驱开关的输入端，所述第三模式检测电路的输入端用于接收VFO正转输出信号和VGS_FO_LS信号,所述第三模式检测电路的输出端连接第三快驱开关的控制端，所述第三快驱开关的输入端连接所述第三与门的输出端，所述第三模式检测电路的输出端连接第三非门的输入端，所述第三非门的输出端连接所述第三慢驱开关的控制端，所述第三慢驱开关的输入端用于接收所述第三延时子电路的输出端输出信号，所述第三慢驱开关和所述第三快驱开关的输出端输出DRV_HS_BO_FAST信号；
所述第四自适应逻辑运算支路，包括第四或非门、第四延时电路、第四与门、第四模式检测电路和第四延时子电路、第四非门、第四快驱开关和第四慢驱开关，
所述第四或非门的第一输入端用于接收DRV_HS_BI信号，所述第四或非门的第二输入端用于接收H2L_BO信号,所述第四或非门的输出端连接所述第四延时电路的输入端，所述第四延时电路的输出端连接所述第四与门的第一输入端，所述第四与门的第二输入端连用于接收DRV_LS_BI信号，所述第四与门的输出端输出DRV_LS_BO_SLOW信号到所述驱动电路，所述第四延时子电路的输入端连接所述第四与门的输出端，所述第四延时子电路的输出端连接所述第四慢驱开关的输入端，所述第四模式检测电路的用于接收VBO反转输出信号和VGS_BO_LS信号，所述第四模式检测电路的输出端连接所述第四快驱开关的控制端，所述第四快驱开关的输入端连接所述第四与门的输出端，所述第四模式检测电路的输出端连接第四非门的输入端，所述第四非门的输出端连接第四慢驱开关的控制端，所述第四慢驱开关的输入端用于接收所述第四延时子电路的输出端输出信号，所述第四慢驱开关和所述第四快驱开关的输出端输出DRV_LS_BO_FAST信号；
其中，所述DRV_LS_FI信号为所述逻辑控制电路输出的第一NMOS管前级驱动信号；
所述DRV_HS_FI信号为所述逻辑控制电路输出的第一PMOS管前级驱动信号；
所述DRV_LS_BI信号为所述逻辑控制电路输出的第二NMOS管前级驱动信号；
所述DRV_HS_BI信号为所述逻辑控制电路输出的第二PMOS管前级驱动信号；
所述DRV_HS_FO_SLOW信号为第一PMOS管的慢驱驱动信号；
所述DRV_LS_FO_SLOW信号为第一NMOS管的慢驱驱动信号；
所述DRV_HS_BO_SLOW信号为第二PMOS管的慢驱驱动信号；
所述DRV_LS_BO_SLOW信号为第二NMOS管的慢驱驱动信号；
所述DRV_HS_FO_FAST信号为第一PMOS管的快驱驱动信号；
所述DRV_LS_FO_FAST信号为第一NMOS管的快驱驱动信号；
所述DRV_HS_BO_FAST信号为第二PMOS管的快驱驱动信号；
所述DRV_LS_BO_FAST信号为第二NMOS管的快驱驱动信号。
8.根据权利要求2所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述控制电路还包括分级启动电路，所述分级启动电路的输入端分别与所述反转输入端和正转输入端连接，所述分级启动电路的第一输出端与所述线性电源电路的输入端连接、所述分级启动电路的第二输出端分别与基准电路的输入端、过温检测与补偿电路的输入端、所述逻辑控制电路的输入端和多模式过流保护电路输入端连接。
9.根据权利要求8所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述分级启动电路包括电源检测电路、第二或门和第五与门，所述第二或门的第一输入端用于接收反转输入信号，所述第二或门的第二输入端用于接收正转输入信号，所述第二或门的输出端分别连接第五与门的输入端和所述线性电源电路的输入端，所述电源检测电路的输出端连接所述第五与门的输入端，所述第五与门的输出端分别连接所述基准电路的输入端、所述逻辑控制电路的输入端、所述过温检测与补偿电路的输入端和所述多模式过流保护电路的输入端。
10.根据权利要求1所述的一种基于三基岛结构的电机驱动功率模块电路，其特征在于，所述集成电路的封装结构为双列直插式封装结构或双侧引脚扁平封装结构。