一种基于三基岛结构的电机驱动功率模块电路的制作方法

本实用新型涉及电路领域，尤其是一种基于三基岛结构的电机驱动功率模块电路。

背景技术：

在目前直流电机驱动电路中，要求低损耗、小体积和多功能如具有过流和过温保护等功能，同时又要有一定的电流驱动能力。目前的实现方法基本分为三种：一是单颗集成电路即由单一集成电路芯片构成，二是由分立元件组成，三是将驱动芯片和开关MOS芯片用双基岛封装进行封装。

单颗集成电路的方案，由于集成功率管的面积大，成本高；而且受封装的散热限制，输出电流能力不大，应用范围受限制。

分立元件构成的驱动电路优点是输出电流灵活可调，但是体积大、元件多降低了可靠性，并且若要实现过温及过流保护功能则电路非常复杂。

双基岛封装构成的驱动电路是控制芯片和部分MOS芯片需要在同一个基岛上，需要分别用到绝缘胶和导电胶，封装生产工艺很难控制，良率低。

技术实现要素：

本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本实用新型的一个目的是提供一种效率高、安全性高、稳定性好的一种基于三基岛结构的电机驱动功率模块电路。

本实用新型所采用的技术方案是：

一种基于三基岛结构的电机驱动功率模块电路，包括控制电路和H桥开关电路，所述电机驱动功率模块电路为集成电路，所述H桥开关电路包括第一半桥电路和第二半桥电路，所述控制电路和所述H桥开关电路封装为三基岛的封装结构，其中控制电路置于一个基岛中，所述第一半桥电路和第二半桥电路分别置于其他两个基岛中。

进一步地，所述控制电路包括反转输入端、正转输入端、线性电源电路、逻辑控制电路和驱动电路，所述反转输入端和所述正转输入端作为所述逻辑控制电路的输入端，所述逻辑控制电路的输出端连接所述驱动电路的输入端，所述驱动电路的输出端与所述H桥开关电路的输入端连接，所述线性电源电路的输出端分别与所述逻辑控制电路的输入端和所述驱动电路的输入端连接。

进一步地，所述H桥开关电路包括第一PMOS管、第一NMOS管、第二PMOS管和第二NMOS管，所述第一PMOS管的源极与直流电源的输出端连接，所述第一PMOS管的栅极与所述驱动电路的输出端连接，所述第一PMOS管的漏极与所述第一NMOS管的漏极连接，所述第一NMOS管的栅极与所述驱动电路的输出端连接，所述第一NMOS管的源极接地，所述第二PMOS管的源极与所述直流电源的输出端连接，所述第二PMOS管的栅极与所述驱动电路的输出端连接，所述第二PMOS管的漏极与所述第二NMOS管的漏极连接，所述第二NMOS管的栅极与所述驱动电路的输出端连接，所述第二NMOS管的源极接地。

进一步地，所述控制电路还包括基准电路和过温检测与补偿电路，所述基准电路的输出端连接所述过温检测与补偿电路的输入端，所述过温检测与补偿电路的输出端连接所述逻辑控制电路的输入端。

进一步地，所述控制电路还包括多模式过流保护电路，所述多模式过流保护电路输入端分别与所述驱动电路的输出端、所述基准电路的输出端和所述H桥开关电路的输出端连接，所述多模式过流保护电路输出端与所述逻辑控制电路的输入端连接；

所述多模式过流保护电路包括第一保护支路、第二保护支路、第一或门和OCP延时电路，

所述第一保护支路包括第一脉宽选通电路、第一脉宽延时选通电路、第一控制开关、第二控制开关和第一比较器，所述第一脉宽选通电路、第一脉宽延时选通电路的输入端均用于接收VGS_BO_LS信号，所述VGS_BO_LS信号为第二NMOS管的栅极输入信号；所述第一脉宽选通电路的输出端连接第一控制开关的控制端，所述第一脉宽延时选通电路的输出端连接到第二控制开关的控制端，所述第一比较器的第一输入端用于接收反转输出信号VBO信号，所述第一比较器的第二输入端用于通过第一控制开关接收第一参考电压和通过第二控制开关接收第二参考电压信号；

所述第二保护支路包括第二脉宽选通电路、第二脉宽延时选通电路、第三控制开关、第四控制开关和第二比较器，所述第二脉宽选通电路、第二脉宽延时选通电路的输入端均用于接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管的栅极输入信号；所述第二脉宽选通电路的输出端连接第三控制开关的控制端，所述第二脉宽延时选通电路的输出端连接到第四控制开关的控制端，所述第二比较器的第一输入端用于接收正转输出信号VFO信号，所述第二比较器的第二输入端用于通过第三控制开关接收第三参考电压和通过第四控制开关接收第四参考电压信号；

所述第一保护支路的输出端和第二保护支路的输出端分别连接第一或门的第一输入端和第二输入端，所述第一或门的输出端连接第三计数器的输入端，所述第三计数器的输出端连接所述逻辑控制电路的输入端。

进一步地，所述控制电路还包括自适应电路，所述自适应电路的输入端分别与所述驱动电路的输出端、所述基准电路的输出端、所述逻辑控制电路的输出端连接，所述自适应电路的输出端与所述驱动电路的输入端连接，所述线性电源电路的输出端与所述自适应电路的输入端连接。

进一步地，所述自适应电路包括：VGS检测电路和自适应逻辑运算电路，所述VGS检测电路包括四个子电路，分别为第一VGS检测支路、第二VGS检测支路、第三VGS检测支路和第四VGS检测支路；所述自适应逻辑运算电路包括四个子电路，分别第一自适应逻辑运算支路、第二自适应逻辑运算支路、第三自适应逻辑运算支路和第四自适应逻辑运算支路；

所述第一VGS检测支路包括第一施密特电路和第一电平转换电路，所述第一施密特电路的输出端连接所述第一电平转换电路的输入端，所述第一施密特电路的输入端为用于接收VGS_BO_HS信号，所述VGS_BO_HS信号为第二PMOS管的栅极输入信号，所述第一电平转换电路的输出端输出H2L_BO信号；

所述第二VGS检测支路包括第二施密特电路，所述第二施密特电路的输入端用于接收VGS_BO_LS信号，所述VGS_BO_LS信号为第二NMOS管的栅极输入信号，所述第二施密特电路的输出端输出L2H_BO信号；

所述第三VGS检测支路包括第三施密特电路和第二电平转换电路，所述第三施密特电路的输出端连接所述第二电平转换电路的输入端，所述第三施密特电路的输入端接收VGS_FO_HS信号，所述VGS_FO_HS信号为第一PMOS管栅极输入信号，第二电平转换电路输出端输出H2L_FO信号；

所述第四VGS检测支路包括第四施密特电路，所述第四施密特电路的输入端接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管的栅极输入信号，所述第四施密特电路输出端输出L2H_FO信号；

所述第一自适应逻辑运算支路，包括第一或非门、第一延时电路、第一与门、第一模式检测电路和第一延时子电路、第一非门、第一快驱开关和第一慢驱开关，

所述第一或非门的第一输入端用于接收DRV_LS_FI信号，所述第一或非门的第二输入端用于接收L2H_FO信号,所述第一或非门的输出端连接所述第一延时电路的输入端，所述第一延时电路的输出端连接所述第一与门的第一输入端，所述第一与门的第二输入端用于接收DRV_HS_FI信号，所述第一与门的输出端输出DRV_HS_FO_SLOW信号到所述驱动电路，所述第一延时子电路的输入端连接所述第一与门的输出端，所述第一延时子电路的输出端连接第一慢驱开关的输入端，所述第一模式检测电路的输入端分别用于接收VBO反转输出信号和所述VGS_BO_LS信号,所述第一模式检测电路的输出端连接所述第一快驱开关的控制端，所述第一快驱开关的输入端连接所述第一与门的输出端，所述第一模式检测电路的输出端连接第一非门的输入端，所述第一非门的输出端连接第一慢驱开关的控制端，所述第一慢驱开关的输入端用于接收所述第一延时子电路的输出端的输出信号，所述第一慢驱开关和所述第一快驱开关的输出端输出DRV_HS_FO_FAST信号；

所述第二自适应逻辑运算支路，包括第二或非门、第二延时电路、第二与门、第二模式检测电路和第二延时子电路、第二快驱开关和第二慢驱开关，

所述第二或非门的第一输入端用于接收DRV_HS_FI信号，所述第二或非门的第二输入端用于接收所述H2L_FO信号,所述第二或非门的输出端连接所述第二延时电路的输入端，所述第二延时电路的输出端连接所述第二与门的第一输入端，所述第二与门的第二输入端用于接收DRV_LS_FI信号，所述第二与门的输出端输出DRV_LS_FO_SLOW信号到所述驱动电路，所述第二延时子电路的输入端连接所述第二与门的输出端，所述第二延时子电路的输出端连接第二慢驱开关的输入端，所述第二模式检测电路的输入端用于接收VFO正转输出信号和VGS_FO_LS信号,所述第二模式检测电路的输出端连接所述第二快驱开关的控制端，所述第二快驱开关的输入端连接所述第二与门的输出端，所述第二模式检测电路的输出端连接第二非门的输入端，所述第二非门的输出端连接第二慢驱开关的控制端，所述第二慢驱开关的输入端用于接收所述第二延时子电路的输出端的输出信号，所述第二慢驱开关和所述第二快驱开关的输出端输出DRV_LS_FO_FAST信号；

所述第三自适应逻辑运算支路，包括第三或非门、第三延时电路、第三与门、第三模式检测电路和第三延时子电路、第三非门、第三快驱开关和第三慢驱开关，

所述第三或非门的第一输入端用于接收DRV_LS_BI信号，所述第三或非门的第二输入端用于接收L2H_BO信号,所述第三或非门的输出端连接所述第三延时电路的输入端，所述第三延时电路的输出端连接所述第三与门的第一输入端，所述第三与门的第二输入端用于接收DRV_HS_BI信号，所述第三与门的输出端输出DRV_HS_BO_SLOW信号到所述驱动电路，所述第三延时子电路的输入端连接所述第三与门的输出端，所述第三延时子电路的输出端连接第三慢驱开关的输入端，所述第三模式检测电路的输入端用于接收VFO正转输出信号和VGS_FO_LS信号,所述第三模式检测电路的输出端连接第三快驱开关的控制端，所述第三快驱开关的输入端连接所述第三与门的输出端，所述第三模式检测电路的输出端连接第三非门的输入端，所述第三非门的输出端连接所述第三慢驱开关的控制端，所述第三慢驱开关的输入端用于接收所述第三延时子电路的输出端输出信号，所述第三慢驱开关和所述第三快驱开关的输出端输出DRV_HS_BO_FAST信号；

所述第四自适应逻辑运算支路，包括第四或非门、第四延时电路、第四与门、第四模式检测电路和第四延时子电路、第四非门、第四快驱开关和第四慢驱开关，

所述第四或非门的第一输入端用于接收DRV_HS_BI信号，所述第四或非门的第二输入端用于接收H2L_BO信号,所述第四或非门的输出端连接所述第四延时电路的输入端，所述第四延时电路的输出端连接所述第四与门的第一输入端，所述第四与门的第二输入端连用于接收DRV_LS_BI信号，所述第四与门的输出端输出DRV_LS_BO_SLOW信号到所述驱动电路，所述第四延时子电路的输入端连接所述第四与门的输出端，所述第四延时子电路的输出端连接所述第四慢驱开关的输入端，所述第四模式检测电路的用于接收VBO反转输出信号和VGS_BO_LS信号，所述第四模式检测电路的输出端连接所述第四快驱开关的控制端，所述第四快驱开关的输入端连接所述第四与门的输出端，所述第四模式检测电路的输出端连接第四非门的输入端，所述第四非门的输出端连接第四慢驱开关的控制端，所述第四慢驱开关的输入端用于接收所述第四延时子电路的输出端输出信号，所述第四慢驱开关和所述第四快驱开关的输出端输出DRV_LS_BO_FAST信号；

其中，所述DRV_LS_FI信号为所述逻辑控制电路输出的第一NMOS管前级驱动信号；

所述DRV_HS_FI信号为所述逻辑控制电路输出的第一PMOS管前级驱动信号；

所述DRV_LS_BI信号为所述逻辑控制电路输出的第二NMOS管前级驱动信号；

所述DRV_HS_BI信号为所述逻辑控制电路输出的第二PMOS管前级驱动信号；

所述DRV_HS_FO_SLOW信号为第一PMOS管的慢驱驱动信号；

所述DRV_LS_FO_SLOW信号为第一NMOS管的慢驱驱动信号；

所述DRV_HS_BO_SLOW信号为第二PMOS管的慢驱驱动信号；

所述DRV_LS_BO_SLOW信号为第二NMOS管的慢驱驱动信号；

所述DRV_HS_FO_FAST信号为第一PMOS管的快驱驱动信号；

所述DRV_LS_FO_FAST信号为第一NMOS管的快驱驱动信号；

所述DRV_HS_BO_FAST信号为第二PMOS管的快驱驱动信号；

所述DRV_LS_BO_FAST信号为第二NMOS管的快驱驱动信号。

进一步地，所述控制电路还包括分级启动电路，所述分级启动电路的输入端分别与所述反转输入端和正转输入端连接，所述分级启动电路的第一输出端与所述线性电源电路的输入端连接、所述分级启动电路的第二输出端分别与基准电路的输入端、过温检测与补偿电路的输入端、所述逻辑控制电路的输入端和多模式过流保护电路输入端连接。

进一步地，所述分级启动电路包括电源检测电路、第二或门和第五与门，所述第二或门的第一输入端用于接收反转输入信号，所述第二或门的第二输入端用于接收正转输入信号，所述第二或门的输出端分别连接第五与门的输入端和所述线性电源电路的输入端，所述电源检测电路的输出端连接所述第五与门的输入端，所述第五与门的输出端分别连接所述基准电路的输入端、所述逻辑控制电路的输入端、所述过温检测与补偿电路的输入端和所述多模式过流保护电路的输入端。

进一步地，所述集成电路的封装结构为双列直插式封装结构或双侧引脚扁平封装结构。

本实用新型的有益效果是：

本实用新型公开了一种三基岛结构的电机驱动功率模块电路，为集成电路，将电机驱动功率模块电路的控制电路和H桥开关电路封装为三基岛的封装结构，其中控制电路置于一个基岛中，H桥开关电路中的两个半桥电路分别置于其他两个基岛中，克服了原有单颗集成电路方案散热性差，分立元件体积大，双基岛驱动电路封装生产工艺很难控制，良率低的技术问题，使得电机驱动功率模块电路的散热性更好，驱动能力更强，生产良率更高。

附图说明

图1是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例的封装结构连线图；

图2是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例的原理框图；

图3是本实用新型一种电机驱动功率模块电路的控制电路一具体实施例中分级启动电路的电路原理图；

图4是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中多模式过流保护电路的电路原理图；

图5是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中自适应电路的结构示意图；

图6a是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第一VGS检测支路的电路图；

图6b是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第二VGS检测支路的电路图；

图6c是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第三VGS检测支路的电路图；

图6d是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第四VGS检测支路的电路图；

图7a是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第一自适应逻辑运算支路的电路图；

图7b是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第二自适应逻辑运算支路的电路图；

图7c是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第三自适应逻辑运算支路的电路图；

图7d是本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例中第四自适应逻辑运算支路的电路图。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

信号说明如下：

BI：反转输入信号；

FI：正转输入信号；

VBO：反转输出电压；

VFO：正转输出电压；

DRV_LS_FI信号：逻辑控制电路输出的第一NMOS管前级驱动信号；

DRV_HS_FI信号：逻辑控制电路输出的第一PMOS管前级驱动信号；

DRV_LS_BI信号：逻辑控制电路输出的第二NMOS管前级驱动信号；

DRV_HS_BI信号：逻辑控制电路输出的第二PMOS管前级驱动信号；

DRV_HS_FO_SLOW信号：自适应电路输出的第一PMOS管的慢驱驱动信号；

DRV_LS_FO_SLOW信号：自适应电路输出的第一NMOS管的慢驱驱动信号；

DRV_HS_BO_SLOW信号：自适应电路输出的第二PMOS管的慢驱驱动信号；

DRV_LS_BO_SLOW信号：自适应电路输出的第二NMOS管的慢驱驱动信号；

DRV_HS_FO_FAST信号：自适应电路输出的第一PMOS管的快驱驱动信号；

DRV_LS_FO_FAST信号：自适应电路输出的第一NMOS管的快驱驱动信号；

DRV_HS_BO_FAST信号：自适应电路输出的第二PMOS管的快驱驱动信号；

DRV_LS_BO_FAST信号：自适应电路输出的第二NMOS管的快驱驱动信号；

VGS_FO_LS信号：第一NMOS管栅极输入信号；

VGS_FO_HS信号：第一PMOS管栅极输入信号；

VGS_BO_LS信号：第二NMOS管栅极输入信号；

VGS_BO_HS信号：第一PMOS管栅极输入信号；

H2L_BO信号:第一VGS检测支路输出端的输出信号，标识第二PMOS管的开启和关断状态；

L2H_BO信号：第二VGS检测支路输出端的输出信号，标识第二NMOS管的开启和关断状态；

H2L_FO信号：第三VGS检测支路输出端的输出信号，标识第一PMOS管的开启和关断状态；

L2H_FO信号：第四VGS检测支路输出端的输出信号，标识第一NMOS管的开启和关断状态。

如图1所示，图1示出了本实用新型一种基于三基岛结构的电机驱动功率模块电路的控制电路一具体实施例，三基岛结构的电机驱动功率模块电路为集成电路包括控制电路21和H桥开关电路15～18，所述控制电路21与所述H桥开关电路15～18连接，所述控制电路和所述H桥开关电路封装为三基岛的封装结构，其中控制电路置于基岛9中，H桥开关电路中的两个半桥电路(15、18和16、17)分别置于基岛6和基岛7中。

通过将电机驱动功率模块电路置于三个基岛中，提高了电机驱动功率模块电路的散热效率，相比与分离元件构成的电机驱动功率模块电路而言集成度更高、体积更小，更容易装配。

如图2所示，图2示出了一种电机驱动功率模块电路的控制电路一具体实施例的原理框图，本实施例中，所述控制电路包括反转输入端1接收BI反转输入信号、正转输入端2接收FI正转输入信号、分级启动电路9、线性电源电路10、基准电路11、过温检测与补偿电路20、多模式过流保护电路19、逻辑控制电路12、自适应电路13、驱动电路14和H桥开关电路(15、16、17、18)。

H桥开关电路包括第一PMOS管15、第一NMOS管18、第二PMOS管16和第二NMOS管17，所述第一PMOS管15的源极与直流电源4的输出端VCC连接，所述第一PMOS管15的栅极与驱动电路14的输出端连接，第一PMOS管15的漏极与第一NMOS管18的漏极连接，第一NMOS管18的栅极与驱动电路14的输出端连接，第一NMOS管18的源极接地，第二PMOS管16的源极VCC连接，第二PMOS管16的栅极与驱动电路14的输出端连接，第二PMOS管16的漏极与第二NMOS管17的漏极连接，第二NMOS管17的栅极与驱动电路14的输出端连接，第二NMOS管17的源极接地，3为接地节点。

分级启动电路9的输入端接收反转输入信号BI和正转输入信号FI，分级启动电路9的第一输出端连接线性电源电路10的输入端、分级启动电路9的第二输出端分别连接基准电路11的输入端、过温检测与补偿电路20的输入端、多模式过流保护电路19的输入端和逻辑控制电路12的输入端。

线性电源电路10的输出端分别连接分级启动电路9的输入端、基准电路11的输入端、过温检测与补偿电路20的输入端、多模式过流保护电路19的输入端、逻辑控制电路12的输入端、自适应电路13的输入端、驱动电路14的输入端，线性电源电路10的输出电压为VDD。线性电源电路10用于为电机驱动功率模块电路中的各个电路提供低压工作电源。

基准电路11的输出端分别连接驱动电路14的输入端、自适应电路13的输入端、多模式过流保护电路19的输入端、、过温检测与补偿电路20的输入端。

过温检测与补偿电路20的输出端连接逻辑控制电路12的输入端。

逻辑控制电路12的输入端还分别连接分级启动电路9的输出端、反转输入端1、反正输入端2、过温检测与补偿电路20的输出端和多模式过流保护电路的19的输出端。

自适应电路13的输入端连接逻辑控制电路12的输出端，、基准电路11的输出端、驱动电路14的输出端。

驱动电路14的输出端分别连接第一PMOS管15的栅极、第一NMOS管18的栅极、第二PMOS管16的栅极和第二NMOS管18的栅极。

第一PMOS管15的漏极与第一NMOS管18的漏极连接，第一PMOS管15的漏极与第一NMOS管18的漏极连接的中间节点作为正转电压的输出端5、6，正转电压的输出信号为FO，正转输出电压为VFO信号。

第二PMOS管16的漏极与第二NMOS管17的漏极连接，第二PMOS管16的漏极与第二NMOS管17的漏极连接的中间节点作为反转电压的输出端7、8，正转电压的输出信号为BO，反转输出电压为VBO信号。

自适应电路13的输入端分别连接第一PMOS管15栅极输入信号VGS_FO_HS信号、第二PMOS管16栅极输入信号VGS_BO_HS信号、第一NMOS管18栅极输入信号VGS_FO_LS信号和第二NMOS管17栅极输入信号VGS_BO_LS。

多模式过流保护电路19的输入端分别连接第一NMOS管18栅极输入信号VGS_FO_LS信号、第二NMOS管17栅极输入信号VGS_BO_LS信号、反转输出电压VBO信号和正转输入电压VFO信号。

如图3所示，分级启动电路9的输入端接收反转输入信号BI和正转输入信号FI，分级启动电路9包括电源检测电路、第二或门Gate_or_2和第五与门Gate_and_5，第二或门Gate_or_2的第一输入端用于接收反转输入信号BI，所述第二或门Gate_or_2的第二输入端用于接收正转输入信号FI，第二或门Gate_or_2的输出端分别连接第五与门Gate_and_5的第二输入端和线性电源电路10的输入端，电源检测电路的输出端连接所述第五与门Gate_and_5的第一输入端，所述第五与门Gate_and_5的输出端分别连接所述基准电路11的输入端、所述逻辑控制电路12的输入端、所述过温检测与补偿电路20的输入端和所述多模式过流保护电路19的输入端。

当反转输入信号BI和正转输入信号FI均为低电平时，第二或门Gate_or_2的输出端EN_LDO输出低电平信号，第五与门Gate_and_5的输出端为低电平，分级启动电路9输出端输出的信号EN_TOP为低电平，控制整个电机驱动功率模块不工作。

当反转输入信号BI和正转输入信号FI不同时为低电平时，第二或门Gate_or_2的输出端EN_LDO输出高电平信号，分级启动电路9控制线性电源电路10工作，同时电源检测电路检测检测线性电源电路的输出端电压VDD的值，当VDD小于预设电压时，第五与门Gate_and_5的输出端输出低电平信号，仅线性电源电路10工作，分级启动电路9控制其他电路模块不工作，当VDD大于预设电压时，第五与门Gate_and_5的输出端输出高电平信号，分级启动电路9控制其他电路模块正常工作。电源检测电路可以为一个带有迟滞功能的比较器，可有效防止VDD在阈值附近因外界干扰引起VDD的值在阈值附近反复波动引起的电路反复工作。

采用分级启动电路9通过检测线性电源电路10的输出电压，可以确保电路有效工作，并在睡眠模式下，即反转输入信号BI和正转输入信号FI均为低电平的情况下或者线性电源电路10的驱动电压未达到预设值时，关断所有其他电路，实现低功耗。

线性电源电路10在分级启动电路9的控制下为基准电路11、过温检测电路与补偿电路20、多模式过流保护电路19、逻辑控制电路12等电路模块提供工作电压。4为线性电源电路10的驱动电压VCC的节点，当VCC低于5V时，线性电源电路10输出近似VCC的电压VDD信号，当VCC高于5V时，线性电源电路10输出5V的电压VDD信号。

基准电路11用于产生偏置电流和基准电压，偏置电流用于多模式过流保护电路19，偏置电流流过正温度系数电阻和负温度系数电阻产生一个相对零温度系数的基准电压VREF_OTP，用于为过温检测与补偿电路20提供一个基准电压。

过温检测与补偿电路20包括一个迟滞比较器和计数器，基准电路11产生的零温度系数的基准电压VREF_OTP与偏置电流流过二极管连接的三极管BJT产生的负温度系数电压VBE_OTP进行比较，当温度高于阈值温度时，基准电压VREF_OTP大于负温度系数电压VBE_OTP，过温检测与补偿电路20向逻辑控制电路12发出控制信号，减小输入信号FI信号和BI信号的PWM信号的占空比，使得H桥输出的电流减小，本实施例中减小至原来的1/2，同时计数器开始工作，当经过预设时间如1S后，温度若仍然超过预设值(即基准电压VREF_OTP大于负温度系数电压VBE_OTP)，则过温检测与补偿电路20输出控制信号将H桥开关电路关闭，当温度低于预设值时(即基准电压VREF_OTP小于负温度系数电压VBE_OTP)，控制H桥开关电路按照当前状态继续工作。

过温检测电路可有效防止温度过高为电路造成的安全隐患，同时，采用带有迟滞功能的比较器，并设置预设温度范围(如ΔT＝20℃)的迟滞温度能够有效地防止温度在阈值温度附近因外界干扰引起跳动时反复工作。

如图4所示，多模式过流保护电路包括第一保护支路、第二保护支路、第一或门和OCP延时电路。

第一保护支路包括第一脉宽选通电路Pulse_t1、第一脉宽延时选通电路Delay_t1、第一控制开关S1、第二控制开关S2和第一比较器Comp1，所述第一脉宽选通电路Pulse_t1、第一脉宽延时选通电路Delay_t1的输入端均用于接收VGS_BO_LS信号，所述VGS_BO_LS信号为第二NMOS管的栅极输入信号；所述第一脉宽选通电路Pulse_t1的输出端连接第一控制开关S1的控制端，所述第一脉宽延时选通电路Delay_t1的输出端连接到第二控制开关S2的控制端，所述第一比较器Comp1的第一输入端用于接收反转输出VBO信号，所述第一比较器Comp1的第二输入端用于通过第一控制开关S1接收第一参考电压VREF_BO1和通过第二控制开关S2用于接收第二参考电压信号VREF_BO2；

所述第二保护支路包括第二脉宽选通电路Pulse_t2、第二脉宽延时选通电路Delay_t2、第三控制开关S3、第四控制开关S4和第二比较器Comp2，所述第二脉宽选通电路Pulse_t2、第二脉宽延时选通电路Delay_t2的输入端均用于接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管的栅极输入信号；所述第二脉宽选通电路Pulse_t2的输出端连接第三控制开关S3的控制端，所述第二脉宽延时选通电路Delay_t2的输出端连接到第四控制开关S4的控制端，所述第二比较器Comp2的第一输入端用于接收正转输出VFO信号，所述第二比较器Comp2的第二输入端用于通过第三控制开关S3接收第三参考电压VREF_FO1和通过第四控制开关S4用于接收第四参考电压信号VREF_FO2；

所述第一保护支路的输出端和第二保护支路的输出端分别作为第一或门Gate_or_1的第一输入端和第二输入端，所述第一或门Gate_or_1的输出端连接第三计数器Delay_t3的输入端，所述第三计数器Delay_t3的输出端连接所述逻辑控制电路12的输入端。

多模式过流保护电路19的具体工作原理为：当第二NMOS管17打开的预设时间t1如5us(第一脉宽选通电路为脉宽为预设时间t1的选通电路，可实现对VGS_BO_LS信号的t1时间内通过)，输出控制信号控制第一控制开关S1导通，将反转输出电压VBO信号与参考电压VREF_BO1相比较；当反转输出电压VBO大于第一参考电压VREF_BO1时，第一比较器Comp1输出信号OCP为逻辑高电平信号；经过第三计数器Delay_t3进行预设时间t3如300ns延时后，若OCP仍为逻辑高电平信号，控制逻辑控制电路发出关断H桥开关电路的信号。

若电路在刚开始的预设时间t1内工作正常，预设时间t1时间后输出信号控制第二控制开关S2导通，将其反转输出电压VBO与第二参考电压VREF_BO2进行比较，当VBO大于VREF_BO2时，OCP输出逻辑高电平信号，经预设时间t3延时后，若OCP仍然输出逻辑高电平，控制逻辑控制电路关断H桥。

第一电压VREF_BO1的值大于第二参考电压VREF_BO2，本实施例第一电压VREF_BO1的值为第二参考电压VREF_BO2的5倍，即刚开始的预设时间t1内检测的OCP电流阈值大于t1后检测的OCP电流阈值，这样可以有效地防止功率模块切换过程中因过充等原因产生脉冲大电流将H桥关断。

同理，在第一NMOS管18刚开始打开的预设时间t2时间内，将其正转输出VFO与第三参考电压VREF_FO1进行比较，当VFO大于VREF_FO1时，OCP输出逻辑高电平信号，经过t3延时后，若OCP仍然输出逻辑高电平，关断H桥；若电路在刚开始的预设时间t2内工作正常，t2时间后，将其正转输出电压VFO与参四考电压VREF_FO2进行比较，当VFO大于VREF_FO2时，OCP输出逻辑高电平信号，经过t3延时后，若OCP仍然输出逻辑高电平，关断H桥；第三参考电压VREF_FO1大于第四参考电压VREF_FO2，即刚开始的t2时间内检测的OCP电流阈值大于t2后检测的OCP电流阈值，这样可以有效地防止功率模块切换过程中因过充等原因产生脉冲大电流将H桥关断。

如图5所示，所述自适应电路13包括VGS检测电路和自适应逻辑运算电路，所述VGS检测电路包括4个支路，分别为第一VGS检测支路、第二VGS检测支路、第三VGS检测支路和第四VGS检测支路；所述自使用逻辑运算电路四个支路，包括第一自适应逻辑运算支路、第二自适应逻辑运算支路、第三自适应逻辑运算支路、第四自适应逻辑运算支路；

如图2和图6a所示，所述第一VGS检测支路包括第一施密特电路和第一电平转换电路，所述第一施密特电路的输出端连接所述第一电平转换电路的输入端，第一施密特电路用于判断第二PMOS管16的开启状态，第一电平转换电路用于将高压转换成低压信号输出。第一施密特电路的输入端接收VGS_BO_HS信号，所述VGS_BO_HS信号为第二PMOS管16的栅极输入信号，所述第一施密特电路的输入阈值电压为VTHP，当VGS_BO_HS信号电压小于VTHP时，所述第一电平转换电路输出H2L_BO信号为逻辑低电平信号；即当第二PMOS管16关断时，第一施密特电路输出H2L_high_BO为逻辑低电平信号，施密特电路的输出端连接电平转换电路的输入端，经过电平转换电路后，输出高电平约为5V低电平为0V的H2L_BO信号。

如图2和图6b所示，所述第二VGS检测支路包括第二施密特电路，所述第二施密特电路的输入端接收VGS_BO_LS信号，VGS_BO_LS信号为第二NMOS管17的栅极输入信号，所述第二施密特电路的输入阈值电压为VTHN，当VGS_BO_LS信号电压小于VTHN，所述第二施密特电路输出信号L2H_BO信号为逻辑低电平信号；即第二NMOS管17关断时，第二施密特电路输出L2H_BO为低电平信号。

如图2和图6c所示，所述第三VGS检测支路包括第三施密特电路和第二电平转换电路，第三施密特电路的输出端连接第二电平转换电路的输入端，第三施密特电路的第一输入端接收VGS_FO_HS信号，VGS_FO_HS信号为第一PMOS管15为栅极输入信号，所述第三施密特电路的输入阈值电压为VTHP，当VGS_FO_HS信号小于VTHP时，第二电平转换电路输出H2L_FO为逻辑低电平信号；即当第一PMOS管15关断时，输出高电平约为5V低电平为0V的H2L_FO信号。

如图2和图6d所示，所述第四VGS检测支路包括第四施密特电路，所述第四施密特电路的第一输入端接收VGS_FO_LS信号，所述VGS_FO_LS信号为第一NMOS管18栅极输入信号，所述第四施密特电路的输入阈值电压为VTHN，当VGS_FO_LS信号电压小于VTHN，L2H_FO信号为逻辑低电平信号；当第一NMOS管18关断时，输出L2H_FO为逻辑低电平信号。

如图2和图7a所示，第一自适应逻辑运算支路包括第一或非门Gate_nor1、第一延时电路Delay_t4_1、第一与门Gate_and1、第一模式检测电路和第一延时子电路Delay_t5_1、第一非门Gate_n1、第一快驱开关S_FAST_1和第一慢驱开关S_SLOW_1。

第一或非门Gate_nor1的第一输入端用于接收DRV_LS_FI信号即第一NMOS管18的前级驱动信号，第一或非门的第二输入端用于接收L2H_FO信号,第一或非门的输出端连接第一延时电路Delay_t4_1的输入端，第一延时电路Delay_t4_1的输出端连接第一与门Gate_and1的第一输入端，所述第一与门Gate_and1的第二输入端用于接收DRV_HS_FI信号，第一与门Gate_and1的输出端输出DRV_HS_FO_SLOW信号。

第一延时子电路Delay_t5_1的输入端连接第一与门Gate_and1的输出端，第一延时子电路Delay_t5_1的输出端连接第一慢驱开关S_SLOW_1的输入端，所述第一模式检测电路的输入端分别连接VBO和VGS_BO_LS,第一模式检测电路的输出端连接第一快驱开关S_FAST_1的控制端，第一快驱开关S_FAST_1的输入端连接第一与门Gate_and1的输出端，第一模式检测电路的输出端连接第一非门Gate_n1的输入端，所述第一非门Gate_n1的输出端连接第一慢驱开关S_SLOW_1的控制端，第一慢驱开关S_SLOW_1的输入端为所述第一延时子电路Delay_t5_1的输出端。

当DRV_LS_FI信号为低电平即第一NMOS管18的前级驱动电压为低电平，且L2H_FO为低电平时，即第一NMOS管18关断时，第一或非门Gate_nor1输出为逻辑高电平到第一与门的输入端，DRV_HS_FI为第一PMOS管15的前级驱动电压可以通过第一与门Gate_and1的输出端输出，第一与门输出端输出DRV_HS_FO_SLOW信号，通过第一或非门Gate_nor1确保NMOS管18关断且无NMOS管18的驱动信号时，才能够驱动PMOS管15工作，防止PMOS管15和NMOS管18同时导通，电路输出异常，造成危险。

当VGS_BO_LS大于预设值，即第二NMOS管17打开，且VBO的值大于预设电压时，模式检测电路输出低平信号，第一慢驱开关S_SLOW_1导通，第一与门的输出信号经过第一延时子电路Delay_t5_1延时后输出DRV_HS_FO_FAST信号，此时第二PMOS管15采用慢驱动模式即分两次输入(直接输出和延时t5时间，如200ns后输出)，其他情况下，第一模式检测电路均输出高电平信号，第一快驱控制开关导通，第一与门的输出端直接输出，第一PMOS管15采用快驱模式，即第一与门的输出信号不需要延时直接输出。

需要说明的是，在快驱模式下，各路SLOW信号和FAST信号同时输出，对应的MOS管在大电流的驱动下快速开启或关断。例如，在快驱模式下，DRV_HS_FO_SLOW信号和DRV_HS_FO_FAST信号同时输出，第一PMOS管15在大电流的驱动下快速开启或关断。其他MOS管的快驱模式与此类同，下面不再赘述。

在慢驱模式下，各路SLOW信号直接输出，FAST信号比SLOW信号延迟预设时间t5时间如200ns输出，对应的MOS管在分级电流的驱动下缓慢快速开启或关断。例如，在慢驱模式下，DRV_HS_FO_SLOW信号直接输出，DRV_HS_FO_FAST信号比DRV_HS_FO_SLOW信号延迟预设时间t5输出，第一PMOS管15在分级电流的驱动下缓慢开启或关断。其他MOS管的慢驱模式与此类同，下面不再赘述。

通过设置快驱模式和慢驱模式保障不发生电流过大导致单边耦合串通(第一PMOS管15第一NMOS管18同时导通或者第二PMOS管16和第二NMOS管17同时导通)，确保电路工作安全。

同理，如图2和图7d所示，第四自适应逻辑运算支路包括第四或非门Gate_nor4、第四延时电路Delay_t4_4、第四与门Gate_and4、第四模式检测电路和第四延时子电路Delay_t5_4、第四非门Gate_n4、第四快驱开关S_FAST_4和第四慢驱开关S_SLOW_4。

所述第四或非门Gate_nor4的第一输入端接收DRV_HS_BI信号即PMOS管16的前级驱动信号，所述第一或非门的第二输入端接收H2L_BO信号,所述第四或非门的输出端连接所述第四延时电路Delay_t4_4的输入端，所述第四延时电路Delay_t4_4的输出端连接所述第四与门Gate_and4的第一输入端，所述第四与门Gate_and4的第二输入端连接信号DRV_LS_BI，所述第四与门Gate_and4的输出端输出DRV_LS_BO_SLOW信号。

当DRV_HS_BI信号为低电平即第二PMOS管16的前级驱动电压为低电平，且H2L_BO为低电平，即PMOS管16关断时，第四或非门Gate_nor4输出为逻辑高电平到第四与门，DRV_LS_BI为第二NMOS管17的驱动电压可以通过第四与门Gate_and4输出，通过第四或非门Gate_nor4确保PMOS管16关断且无PMOS管16的驱动信号时，才能够驱动NMOS管17工作，防止PMOS管16和NMOS管17同时导通，导致电路输出异常，造成危险。

第四延时子电路Delay_t5_4的输入端连接所述第四与门Gate_and4的输出端，所述第四延时子电路Delay_t5_4的输出端连接第四慢驱开关S_SLOW_4的输入端，所述第四模式检测电路的输入端分别连接VBO和VGS_BO_LS,所述第四模式检测电路的输出端连接第四快驱开关S_FAST_4的控制端，所述第四快驱开关S_FAST_4的输入端连接所述第四与门Gate_and4的输出端，所述第四模式检测电路的输出端连接第四非门Gate_n4的输入端，所述第四非门Gate_n4的输出端连接第四慢驱开关S_SLOW_4的控制端，所述第四慢驱开关S_SLOW_4的输入端为所述第四延时子电路Delay_t5_4的输出端；

DRV_HS_BI为第二PMOS管16的前级驱动信号，当第二PMOS管16前级驱动信号为低，且H2L_BO为低电平，即PMOS管16处于关断情况下，DRV_LS_BI即NMOS管17的前级驱动信号通过第四与门输出。第四模式检测电路与第一模式检测电路相同，当NMOS管17打开，且VBO的值大于预设电压时，第二NMOS管17采用慢驱模式，DRV_LS_BO_SLOW信号直接输出，DRV_LS_BO_FAST经延时t5时间，如200ns后输出。

当第二NMOS管17打开，且VBO的值大于预设电压时，若NMOS管17打开太快，可能会导致输出端电流过大而造成PMOS管16导通，造成电路工作异常，为此，通过慢驱开关和延时子电路控制NMOS管17的驱动电流采用慢驱动模式即分两次输入(直接输入和延时t5后输入)防止电流过高而造成电机工作异常。

同理，如图1和图6b所示，第二自适应逻辑运算支路包括第二或非门Gate_nor2、第二延时电路Delay_t4_2、第二与门Gate_and2、第二模式检测电路和第二延时子电路Delay_t5_2、第二非门Gate_n2、第二快驱开关S_FAST_2和第二慢驱开关S_SLOW_2。

所述第二或非门Gate_nor2的第一输入端用于接收DRV_HS_FI信号即PMOS管15的前级驱动信号，所述第二或非门的第二输入端用于接收H2L_FO信号,所述第二或非门Gate_nor2的输出端连接所述第二延时电路Delay_t4_2的输入端，所述第二延时电路Delay_t4_2的输出端连接所述第二与门Gate_and2的第一输入端，所述第二与门Gate_and2的第二输入端连接信号DRV_LS_FI，所述第二与门Gate_and2的输出端输出DRV_LS_FO_SLOW信号。

当DRV_HS_FI信号为低电平即第一PMOS管15的前级驱动电压为低电平，且H2L_FO为低电平，即PMOS管15关断时，第二或非门Gate_nor2输出为逻辑高电平到第二与门，DRV_LS_FI为NMOS管18的驱动电压可以通过第二与门Gate_and2输出，通过第二或非门Gate_nor2确保PMOS管15关断且无PMOS管15的驱动信号时，才能够驱动NMOS管18工作，防止PMOS管15和NMOS管18同时导通，导致电路输出异常，造成危险。

第二延时子电路Delay_t5_2的输入端连接所述第二与门Gate_and2的输出端，所述第二延时子电路Delay_t5_2的输出端连接第二慢驱开关S_SLOW_2的输入端，所述第二模式检测电路的输入端分别连接VFO和VGS_FO_LS,所述第二模式检测电路的输出端连接第二快驱开关S_FAST_2的控制端，所述第二快驱开关S_FAST_2的输入端连接所述第二与门Gate_and2的输出端，所述第二模式检测电路的输出端连接第二非门Gate_n2的输入端，所述第二非门Gate_n2的输出端连接第二慢驱开关S_SLOW_2的控制端，所述第二慢驱开关S_SLOW_2的输入端为所述第二延时子电路Delay_t5_2的输出端；

DRV_HS_FI为第一PMOS管15的前级驱动信号，当PMOS管15前级驱动信号为低，且H2L_FO为低电平，即PMOS管15处于关断情况下，DRV_LS_FI即第一NMOS管18的前级驱动信号通过第二与门输出。当NMOS管18打开，且VFO的值大于预设电压时，NMOS管18采用慢驱模式，NMOS管18的驱动信号通过第二延时子电路输出到DRV_LS_FO_FAST。

当第一NMOS管18打开，且VFO的值大于预设电压时，若第一NMOS管18打开太快，可能会导致输出端电流过大而造成第一PMOS管15导通，造成电路工作异常，为此，第一NMOS管采用慢驱模式。

如图1和图6c所示，第三自适应逻辑运算支路包括第三或非门Gate_nor3、第三延时电路Delay_t4_3、第三与门Gate_and3、第三模式检测电路和第三延时子电路Delay_t5_3、第三非门Gate_n3、第三快驱开关S_FAST_3和第三慢驱开关S_SLOW_3。

所述第三或非门Gate_nor3的第一输入端用于接收DRV_LS_BI信号即第二NMOS管17的前级驱动信号，所述第三或非门的第二输入端用于接收L2H_BO信号,所述第三或非门的输出端连接所述第三延时电路Delay_t4_3的输入端，所述第三延时电路Delay_t4_3的输出端连接所述第三与门Gate_and3的第一输入端，所述第三与门Gate_and3的第二输入端连接信号DRV_HS_BI，所述第三与门Gate_and3的输出端为DRV_HS_BO_SLOW。

当DRV_LS_BI信号为低电平即第二NMOS管17的前级驱动电压为低电平，且L2H_BO为低电平，即第二NMOS管17关断时，第三或非门Gate_nor3输出为逻辑高电平到第三与门，DRV_HS_BI为第二PMOS管16的前级驱动电压可以通过第三与门Gate_and3输出，通过第三或非门Gate_nor3确保NMOS管17关断且无NMOS管17的驱动信号时，才能够驱动PMOS管16工作，防止NMOS管17和PMOS管16同时导通，导致电路输出异常，造成危险。

第三延时子电路Delay_t5_3的输入端连接所述第三与门Gate_and3的输出端，所述第三延时子电路Delay_t5_3的输出端连接第三慢驱开关S_SLOW_3的输入端，所述第三模式检测电路的输入端分别连接VFO和VGS_FO_LS,所述第三模式检测电路的输出端连接第三快驱开关S_FAST_3的控制端，所述第三快驱开关S_FAST_3的输入端连接所述第三与门Gate_and3的输出端，所述第三模式检测电路的输出端连接第三非门Gate_n3的输入端，所述第三非门Gate_n3的输出端连接第三慢驱开关S_SLOW_3的控制端，所述第三慢驱开关S_SLOW_3的输入端为所述第三延时子电路Delay_t5_3的输出端；

当VGS_FO_LS大于预设值，即NMOS管18的栅极与源极两端的电压大于预设值NMOS管18打开，且VFO的值大于预设电压时，模式检测电路输出高低平信号，第三慢驱开关S_SLOW_3导通，第三与门的输出信号经过第三延时子电路Delay_t5_3延时后输出到DRV_HS_BO_FAST，即此时第二PMOS管16采用慢驱动模式DRV_HS_BO_SLOW信号直接输出，DRV_HS_BO_FAST信号经延时预设时间t5后输出。

其他情况下，第三模式检测电路均输出高电平信号，第二PMOS管16采用快驱模式，即第三与门的输出信号不需要延时直接输出到DRV_HS_BO_FAST端。

当第一NMOS管18打开，且VFO的值大于预设电压时，若第二PMOS管打开太快，可能会导致输出端电流过大而造成第二NMOS管17导通，造成电路工作异常，为此，通过慢驱开关和延时子电路控制PMOS管16采用慢驱动模式，电流分两次输入(直接输入和延时预设时间t5后输入)防止电流过高而造成电机工作异常。

这样，通过上述逻辑控制，既有效的防止单边穿通，又有效的提高了电路功率模块的效率。

本实施例中反转输入端、正转输入端、过温补偿信号、多模式过流保护电路、分级启动电路对输出端的控制采用逻辑控制电路12统一协调。

逻辑控制电路12对反转输入信号BI、正转输入信号FI、分级启动电路的输入信号UVLO、过温检测与补偿电路的输出信号OTP和多模式过流保护电路的输出信号OCP进行逻辑组合运算后输出控制信号。

当分级启动电路工作输出信号为UVLO高电平、过温检测与补偿电路的输出信号OTP为低电平和多模式过流保护电路的输出信号OCP为低电平时：

当反转输入信号BI为低电平，正转输入信号FI为低电平时，逻辑控制电路输出反转控制信号BO和正转控制信号FO为高阻状态。

当反转输入信号BI为低电平，正转输入信号FI为高电平时，逻辑控制电路输出反转控制信号BO为低电平和正转控制信号FO为高电平，控制电机正转。

当反转输入信号BI为高电平，正转输入信号FI为低电平时，逻辑控制电路输出反转控制信号BO为高电平和正转控制信号FO为低电平，控制电机反转。

当反转输入信号BI为高电平，正转输入信号FI为高电平时，逻辑控制电路输出反转控制信号BO为低电平和正转控制信号FO为低电平，电路输出端为制动状态。

当分级启动电路的输入信号UVLO为低电平或者过温检测与补偿电路的输出信号OTP高电平或者多模式过流保护电路的输出信号OCP为高电平时，正转控制信号BO和反转控制信号FO为高阻状态。

通过将电机驱动功率模块电路置于三个基岛中，提高了电机驱动功率模块电路的散热效率，相比与分离元件构成的电机驱动功率模块电路而言集成度更高、体积更小，更容易装配。

在另一个实施例中，控制电路所在的基岛的尺寸为：1679*3228mm，所述的H桥开关电路的两个半桥电路所在的基岛的尺寸均为：2223*2788mm。其中，控制电路可直接封装成芯片的形式，封装结构为双列直插式封装结构或双侧引脚扁平封装结构。

通过三基岛的分立结构，使得电机驱动功率模块的散热性能更好，控制芯片与开关芯片间的干扰更小，每个基岛均采用相同属性的导电胶，便于装配和控制，良率高，控制电路包含过流保护和过温保护等功能，功能多，驱动力好，体积小。

本实用新型一种电机驱动功率模块采用三基岛的分立结构，使得电机驱动功率模块的散热性能更好，控制芯片与开关芯片间的干扰更小，每个基岛均采用相同属性的导电胶，便于装配和控制，良率高，控制电路包含过流保护和过温保护等功能，功能多，驱动力好，体积小。

以上是对本实用新型的较佳实施进行了具体说明，但本实用新型创造并不限于所述实施例，熟悉本领域的技术人员在不违背本实用新型精神的前提下还可做出种种的等同变形或替换，这些等同的变形或替换均包含在本申请权利要求所限定的范围内。