半导体器件的制作方法

本实用新型涉及一种半导体器件，并且涉及一种适用于半导体器件的有效技术，所述半导体器件包括驱动在高速下操作的电路的电源电路。

背景技术：

例如，日本未审查专利申请公开No.2011-165858公开了一种半导体器件，其中安装在布线衬底上的半导体芯片通过多条导线电耦合到布线衬底。日本未审查专利申请公开No.2011-165858公开了通过在平面图中在用于供给接地电压的梳形接地焊盘之间布置用于供给电源的多个电源焊盘，可以减小寄生电感。

技术实现要素：

由于半导体芯片具有高性能，因此需要一些技术来减小部件尺寸，实现电路的高速操作，或者由于电路驱动电压的降低而降低功耗。本发明人进行了技术开发以改善半导体器件的性能。作为其一部分，已经研究了向安装在布线衬底上的半导体芯片供给电源电压的电路中的噪声的降低，并且已经发现存在改进的空间。

例如，半导体芯片中的端部的布置间距变窄，而安装有半导体芯片的布线衬底中的通孔的布置间距不能充分地变窄。在这种情况下，具有窄布线宽度的部分插入在用于耦合半导体芯片的端部和布线衬底的通孔的布线路径中。在具有窄布线宽度的部分中电阻高。

任何其他目的和新特征将从本说明书和附图的详细描述中显而易见。

根据本公开的实施例，提供一种半导体器件，其特征在于，包括：半导体芯片，所述半导体芯片具有第一表面、在与所述第一表面相对的一侧上的第一背表面以及布置在所述第一表面上的多个电极；和布线衬底，所述布线衬底具有第一主表面、第二主表面、第一布线层和第二布线层，所述第一主表面上安装有所述半导体芯片，所述第二主表面在与所述第一主表面相对的一侧上，所述第一布线层形成在所述第一主表面和所述第二主表面之间，所述第二布线层形成在所述第一布线层和所述第二主表面之间并且在与所述第一主表面交叉的方向上的截面图中与所述第一布线层相邻，其中，所述第一布线层具有：第一布线，所述第一布线具有第一主布线单元和多个第一子布线单元，所述第一主布线单元在截面图中在第一方向上延伸，所述多个第一子布线单元在与所述第一方向交叉的第二方向上延伸并与所述第一主布线单元交叉，并且所述第一布线被供给有第一电位，第二布线，所述第二布线具有第二主布线单元和多个第二子布线单元，所述第二主布线单元在所述截面图中在所述第一方向上延伸，所述多个第二子布线单元在所述第二方向上延伸并与所述第二主布线单元交叉，并且所述第二布线被供给有与所述第一电位不同的第二电位，其中，所述第一布线的所述第一子布线单元和所述第二布线的所述第二子布线单元：具有第一端部单元和在与所述第一端部单元相对的一侧上的第二端部单元，所述第一端部单元和所述第二端部单元在所述第二方向上穿过所述第一主布线单元或所述第二主布线单元，并且沿所述第一方向交替布置在所述第一主布线单元和所述第二主布线单元之间，其中，所述第二布线具有：第一导体图案，所述第一导体图案与所述第二布线的所述第二主布线单元和所述第一布线的所述第一子布线单元的所述第一端部单元交叠，并且在所述第一方向上延伸，和第二导体图案，所述第二导体图案与所述第一布线的所述第一主布线单元和所述第二布线的所述第二子布线单元的所述第二端部单元交叠，其中，所述第一子布线单元的所述第一端部单元通过多个第一过孔而与所述第一导体图案电耦合，以及其中，所述第二子布线单元的所述第二端部单元通过多个第二过孔而与所述第二导体图案电耦合。

在一个实施例中，所述半导体芯片的所述第一表面与所述布线衬底的所述第一主表面相对；所述半导体芯片的电极包括：多个第一电极，电耦合到所述布线衬底的所述第一布线，和多个第二电极，电耦合到所述布线衬底的所述第二布线，以及所述布线衬底具有：多个第一端子，与所述半导体芯片的所述第一电极相对并且电耦合，和多个第二端子，与所述半导体芯片的所述第二电极相对并且电耦合。

在一个实施例中，所述布线衬底具有覆盖所述第一布线层并包括多个开口的第一绝缘膜，所述第一布线具有在所述第一绝缘膜中包括的所述开口中从所述第一绝缘膜露出的所述第一端子，所述第二布线具有在所述第一绝缘膜中包括的所述开口中从所述第一绝缘膜露出的所述第二端子，所述半导体芯片的所述第一电极和所述第一端子通过第一凸块电极而耦合，以及所述半导体芯片的所述第二电极和所述第二端子通过第二凸块电极而耦合。

在一个实施例中，所述第一端子包括形成在所述第一子布线单元的所述第一端部单元和所述第二端部单元中的多个第三端子，以及所述第二端子包括形成在所述第二子布线单元的所述第一端部单元和所述第二端部单元中的多个第四端子。

在一个实施例中，所述第三端子分别与所述第一过孔交叠，以及所述第四端子分别与所述第二过孔交叠。

在一个实施例中，所述第一端子包括形成在所述第一主布线单元中的第五端子，以及所述第二端子包括形成在所述第二主布线单元中的第六端子。

在一个实施例中，所述第五端子不与所述第一过孔交叠，以及所述第六端子不与所述第二过孔交叠。

在一个实施例中，所述第二布线层具有第三导体图案，所述第三导体图案与所述第一布线的所述第一子布线单元的所述第二端部单元交叠并在所述第一方向上延伸，所述第二导体图案在截面图中设置在所述第一导体图案和所述第三导体图案之间，以及所述第一子布线单元的所述第二端部单元通过所述第一过孔而电耦合到所述第三导体图案。

在一个实施例中，所述第二布线层具有在所述第二方向上布置在所述第一导体图案和所述第三导体图案之间并沿所述第一方向布置成一行的所述第二导体图案，以及所述第一导体图案和所述第三导体图案通过形成在所述第二导体图案之间的连接单元而彼此电耦合。

在一个实施例中，所述第二布线层具有第四导体图案，所述第四导体图案与所述第二布线的所述第二子布线单元的所述第一端部单元交叠，所述第一导体图案在截面图中形成在所述第二导体图案和所述第四导体图案之间，以及所述第二子布线单元的所述第一端部单元通过所述第二过孔而与所述第四导体图案电耦合。

在一个实施例中，所述第二布线层具有在所述第二方向上布置在所述第一导体图案和所述第三导体图案之间并且沿所述第一方向布置成一行的所述第二导体图案，以及所述第二导体图案通过所述第一布线层的所述第二布线而彼此电耦合。

在一个实施例中，所述布线衬底具有第三布线层，所述第三布线层形成在所述第二布线层和所述第二主表面之间，并且在与所述第一主表面交叉的方向上的截面图中与所述第二布线层相邻，所述第三布线层具有：第三导体图案，所述第三导体图案与所述第一导体图案交叠，通过多个第三过孔而与所述第一导体图案电耦合，并且在所述第一方向上延伸，以及第四导体图案，所述第四导体图案与所述第二导体图案交叠，通过多个第四过孔而与所述第二导体图案电耦合，并且在所述第一方向上延伸。

在一个实施例中，所述布线衬底具有：第四布线层，形成在所述第三布线层和所述第二主表面之间，和多个通孔布线，用于电耦合所述第三布线层和所述第四布线层，以及所述通孔布线包括：多个第一通孔布线，耦合到所述第三布线层中的所述第三导体图案；以及多个第二通孔布线，耦合到所述第三布线层中的所述第四导体图案。

在一个实施例中，所述半导体芯片的电极的布置间距小于所述布线衬底的通孔布线的布置间距。

在一个实施例中，所述布线衬底的所述第一布线层具有多个第一布线和多个第二布线，以及所述第一布线和所述第二布线在截面图中沿所述第二方向交替布置。

在一个实施例中，所述第一布线层具有第三布线，所述第三布线具有：在截面图中在所述第一方向上延伸的第三主布线单元；以及多个第三子布线单元，在所述第二方向上延伸并与所述第三主布线单元交叉，并且所述第三布线被供给有所述第二电位，所述第一布线在所述第二方向上布置在所述第二布线和所述第三布线之间，所述第三布线的所述第三子布线单元具有在所述第二方向上穿过所述第三主布线单元的所述第一端部单元和在与所述第一端部单元相对的一侧上的所述第二端部单元，所述第一子布线单元和所述第三子布线单元沿所述第一方向交替布置在所述第二主布线单元和所述第三主布线单元之间，所述第二布线层具有第三导体图案，所述第三导体图案与所述第三布线的所述第三主布线单元以及所述第一布线的所述第一子布线单元的所述第二端部单元交叠，所述第一子布线单元的所述第二端部单元通过所述第一过孔而与所述第三导体图案电耦合，以及所述第三子布线单元的所述第一端部单元通过所述第二过孔而与所述第二导体图案电耦合。

在一个实施例中，所述第一布线层具有第四布线，所述第四布线具有：在截面图中在所述第一方向上延伸的第四主布线单元；以及多个第四子布线单元，在所述第二方向上延伸并与所述第四主布线单元交叉，所述第四布线被供给有所述第一电位，所述第二布线在所述第二方向上被布置在所述第一布线和所述第四布线之间，所述第四布线的每个第四子布线单元具有在所述第二方向上穿过所述第四主布线单元的所述第一端部单元和在与所述第一端部单元相对的一侧上的所述第二端部单元，所述第二子布线单元和所述第四子布线单元沿所述第一方向交替布置在所述第二主布线单元和所述第四主布线单元之间，所述第二布线层具有第四导体图案，所述第四导体图案与所述第四布线的所述第四主布线单元以及所述第一布线的所述第一子布线单元的所述第二端部单元交叠，所述第二子布线单元的所述第一端部单元通过所述第二过孔而与所述第四导体图案电耦合，以及所述第四子布线单元的所述第一端部单元通过所述第一过孔而与所述第一导体图案电耦合。

在一个实施例中，所述半导体芯片具有电路，所述电路由所述第一电位和所述第二电位之间的电位差驱动，以及所述第二电位是接地电位，并且所述第一电位是不同于所述接地电位的电源电位。

根据实施例，可以改善半导体器件的性能。

附图说明

图1是示出根据实施例的半导体器件的透视图。

图2是图1中所示的半导体器件的底视图。

图3是图1中所示的半导体器件的顶视图。

图4是沿图1的A-A线所取的截面图。

图5是示意性地示出图4中所示的半导体芯片的电路配置示例的说明图。

图6是图1所示的半导体芯片的表面(电极布置表面)的平面图。

图7是示出在图3所示的布线衬底的上表面上不包括半导体芯片和底部填充树脂的状态的平面图。

图8是示出在图7的布线衬底上作为第一层的布线层的布局示例的平面图，不包括最上层的绝缘膜。

图9是示出图8的放大中心部分的放大平面图。

图10是示出在图7的布线衬底上作为第二层的布线层的布局示例的平面图。

图11是示出图10的布线层的、与图9所示的平面表面交叠的放大中心部分的放大平面图。

图12是图11的A-A线的放大截面图。

图13是图11的B-B线的放大截面图。

图14是图11的C-C线的放大截面图。

图15是示出图11的修改的放大平面图。

图16是仅示出用于供给图11中所示的电源的导体图案并且示出用于供给参考电位的导体图案的放大平面图。

图17是示出在图7所示的布线衬底上作为第三层的布线层的布局示例的平面图。

图18是在图17中所示的布线层上与图9对应的位置的放大平面图。

图19是示出在图9所示的布线衬底上作为第四层的布线层的布局示例的放大平面图。

图20是示出在图9所示的布线衬底上作为第五层的布线层的布局示例的放大平面图。

图21是示出在图9所示的布线衬底上作为第六层的布线层的布局示例的放大平面图。

图22是根据图4的修改的半导体器件的截面图。

图23是示出在图22所示的布线衬底上作为第一层的布线层的布局示例的放大平面图。

图24是示出在图23所示的布线衬底上作为第二层的布线层的布局示例的放大平面图。

具体实施方式

(本申请中的描述格式/基本术语/使用说明)

在本申请的以下优选实施例中，为了方便起见，必要时，将分成多个部分或优选实施例进行描述，然而，除非另有说明，否则它们不是相互独立的。无论在描述之前或之后，单个示例的每个部分，即一个部分是另一部分的细节的一部分或整体修改。原则上，不重复描述相同的部件。除非明确指定不可以、理论上限制数量或者除非在上下文中明显不是之外，优选实施例中的组成元件不是必需的。

在下面的优选实施例中，即使当某些材料或组合物被描述为“由A形成的X”时，除非明确指定或者除非在上下文中明显不是之外，否则也不排除“A”之外的任何元素。例如，它意味着组件是“X包括A作为主要组件”。例如，当它暗示“硅构件”时，它不限于纯硅。不用说，它可以是包括多组分合金的构件，该多组分合金包括SiGe(硅/锗)合金或其它硅作为主要组分或任何其他添加剂。当其暗示“镀金”、“Cu层”或“镀镍”时，除非明确指定不是这种情况，否则不仅限于其纯材料，也可以是包括金、铜或镍作为主要组分的构件。

在引用指定的数值或元素数量的情况下，除非明确指定不可以、理论上限制数量或者除非在上下文中明显不是之外，否则可以使用超过或低于指定数量的数量。

在优选实施例的图示中，相同或相似的部分由相似的符号或附图标记标识，因此基本上将不重复描述。

在所附的图示中，为了避免麻烦的操作或者当与间隙的清晰区别明显时，即使在截面中也可能不提供阴影线。在这种情况下，当从描述中显而易见时，即使在平面中给出孔闭合时，也可以不提供背景轮廓。此外，为了清楚地表明即使在没有截面的情况下也没有间隙，或者为了清楚地表明区域的边界，可以提供阴影或点图案。

<半导体器件>

将使用图1至图4描述根据优选实施例的半导体器件PKG1的示意性配置。图1是示出根据本实施例的半导体器件的透视图。图2是图1中所示的半导体器件的底视图。图3是图1中所示的半导体器件的顶视图。图4是沿图1的A-A线所取的截面图。为了便于说明，图1至图4示出了较少数量的端子。为了便于说明，图4示出了比图2所示的示例更少数量的外部端子30。尽管未示出，但是除了图1至图4的示例之外，可以对端子(端子2PD、连接盘2LD、外部端子30)的数量进行各种修改。

如图1所示，本实施例的半导体器件PKG1具有半导体芯片10和布线衬底20，布线衬底20具有其上安装有半导体芯片10的上表面(表面、主表面、芯片安装表面)20t。

如图4所示，半导体芯片10具有表面(主表面、上表面)10t、在与表面10t相对侧上的背表面(主表面、下表面)10b以及在表面10t和背表面10b之间的位置中的侧表面10s。半导体芯片10具有矩形外形，其平面面积在平面图中小于布线衬底20的平面面积，如图3所示。在图3所示的示例中，半导体芯片10以四个侧表面10s分别沿着布线衬底20的四个侧表面20s延伸的方式被安装在布线衬底20的上表面20t的中心部分中。

如图4所示，多个电极(芯片电极、电极焊盘和电极部分)1PD布置在半导体芯片10的表面10t上。在该实施例中，电极1PD以矩阵(矩阵，阵列)布置在半导体芯片10的表面10t上。即使半导体芯片10的电极数量增加，作为半导体芯片10的外部输入/输出端子的电极1PD的矩阵布置也能够抑制平面面积的增加。在平面图中，当用于电源的电极1PD布置在半导体芯片10的中心部分中时，可以缩短形成在半导体芯片10的中心部分中的核心电路的电源路径。

半导体芯片10的表面10t与布线衬底20的上表面20t相对。以这种方式，半导体芯片10以如下方式安装在布线衬底20上：作为半导体芯片10的电极形成表面的表面10t与作为布线衬底20的芯片安装表面的上表面20t相对。该安装系统被称为面朝下安装系统或倒装芯片耦合系统。

在倒装芯片耦合系统的情况下，通过凸块电极SB在布置在半导体芯片10的表面10t上的电极1PD和布置在布线衬底20的上表面20t上的端子2PD之间进行耦合。如图4所示，凸块电极SB耦合到电极1PD，而半导体芯片10的电极1PD和布线衬底20的端子2PD分别通过凸块电极SB电耦合。

凸块电极SB是金属构件，其被形成为在半导体芯片10的表面10t之上突出。在该实施例中，凸块电极SB是所谓的焊料凸块，其中焊料构件通过凸块下金属膜层叠在电极1PD上。凸块下金属膜是例如层叠膜，其中钛(Ti)、铜(Cu)和镍(Ni)从耦合表面侧与电极1PD顺序层叠(在这种情况下，可以在镍膜上进一步形成金(Au)膜)。用于形成焊料凸块的焊料构件由基本上不包括Pb的所谓的无铅焊料或包括铅(Pb)的Sn-Pb焊料构件形成。所述无铅焊料的示例是仅有锡(Sn)、锡-铋(Sn-Bi)、锡-铜-银(Sn-Cu-Ag)或锡-铜(Sn-Cu)。无铅焊料代表其中铅含量为0.1wt％或更低的焊料。该含量基于RoHS(有害物质限制)指令。

当半导体芯片10被安装在布线衬底20上时，预先在电极1PD和端子2PD上形成焊料凸块，然后在焊料凸块彼此接触的状态下进行热处理(回流处理)。通过这样做，焊料凸块结合在一起，并形成凸块电极SB。作为该实施例的修改，可以使用柱状凸块作为每个凸块电极SB。柱状凸块以在由铜(Cu)或镍(Ni)形成的导体柱的尖端表面上形成焊料膜的方式形成。

尽管未示出，但作为该实施例的修改，半导体芯片10的背表面10b可以与布线衬底20的芯片安装表面(上表面20t)相对(称为面朝上封装系统)。在这种情况下，半导体芯片10的电极1PD布置在表面10t的周边上。半导体芯片10的电极1PD通过未示出的布线电耦合到布线衬底20的端子2PD。与该实施例类似，当使用面朝下系统将半导体芯片10安装在布线衬底20上时，可以提高每单位面积的电极1PD的布置密度。与该实施例类似，当半导体芯片10的电极1PD和布线衬底20通过凸块电极SB电耦合时，电极1PD和端子2PD之间的传输路径的阻抗可以低于具有该布线的耦合系统。

尽管未示出，但是在半导体芯片10的主表面上形成多个半导体元件(电路元件)(具体地，设置在半导体衬底的元件形成表面上的半导体元件形成区域作为半导体芯片10的基底材料)。电极1PD通过形成在布置于半导体芯片10内部的布线层上的布线(未示出)电耦合到半导体元件(具体地，在表面10t和未示出的半导体元件形成区域之间)。

半导体芯片10(具体地，半导体芯片10的基底材料)由例如硅(Si)形成。覆盖半导体芯片10的基底材料和布线的绝缘膜形成在表面10t上。每个电极1PD的表面通过形成在该绝缘膜中的开口而从绝缘膜露出。在该实施例中，电极1PD由金属形成，例如铝(Al)或铜(Cu)。

如图4所示，其上安装有半导体芯片10的布线衬底20具有其上形成有半导体芯片10的上表面20t、在与上表面20t相对侧上的下表面(表面、主表面、安装表面)20b以及布置在上表面20t和下表面20b之间的多个侧表面20s(参见图1至图3)。如图2所示，布线衬底20在平面图中具有矩形外形。

布线衬底20具有多个布线层，用于将作为芯片安装表面的上表面20t的端子2PD和作为安装表面的下表面20b的连接盘2LD电耦合。在图4所示的示例中，布线层从上表面20t侧依次具有六层布线层WL1、WL2、WL3、WL4、WL5和WL6。每个布线层被绝缘膜2e覆盖。覆盖每个布线层的绝缘膜2e具有设置在其中的多个开口。在每个开口中，掩埋过孔布线(过孔，层间导电通路)2v。布线层WL1、WL2和WL3以及布线层WL4、WL5和WL6通过过孔布线彼此电耦合。

通过使用积层(build-up)工艺将布线层层叠在绝缘层(核心层、核心构件、核心绝缘膜)2CR的上表面2Ca和下表面2Cb上来形成布线衬底20的布线层。绝缘层2CR由例如预浸渍体构件形成，其中玻璃纤维浸渍有树脂。绝缘膜2CR的上表面2Ca上的布线层WL3和下表面2Cb上的布线层WL4通过多个过孔布线(层间导电路径)2TW彼此电耦合，所述多个过孔布线被埋入多个通孔中，该多个通孔被设置成从上表面2Ca和下表面2Cb中的一个穿透到另一个。

图4示出了具有绝缘膜2CR作为核心层的布线衬底20，作为布线衬底的示例。然而，作为图4的修改，可以使用没有核心层的所谓的无核心衬底。在这种情况下，在该修改中，没有在布线衬底上形成通孔布线2TW。在该修改的布线衬底上，层叠的布线层通过设置在布线层之间的过孔布线2v彼此电耦合。

电耦合到半导体芯片10的端子(端子单元、焊盘、半导体芯片耦合端子)2PD形成在布线衬底20的上表面20t上。端子2PD是用于电耦合半导体芯片10和布线衬底20的内部接口端子。在布线衬底20的下表面20b上，形成作为半导体器件PKG1的输入/输出端子的连接盘(端子、外部端子、电极、外部电极)2LD。连接盘2LD是外部接口端子，用于电耦合布线衬底20和外部器件(例如，未示出的安装衬底)。

端子2PD和连接盘2LD通过形成在布线衬底20上的多个布线2w、作为层间导电路径的过孔布线2v以及用于电耦合布线层WL3和布线层WL4的通孔布线2TW而彼此电耦合。在图4的示例中，在布线衬底20的布线层WL3和布线层WL4之间形成绝缘膜2CR作为核心层。核心层的厚度和硬度大于任何其他绝缘膜2e。因此，绝缘层2CR包括多个通孔，该多个通孔被设置用于从绝缘层2CR的上表面2Ca和下表面2Cb中的一个穿透到另一个。在每个通孔中，掩埋导体(金属，例如铜)，从而形成用作层间导电路径的通孔布线2TW。稍后将描述布线衬底20中包括的每个布线层的详细配置。

在图4的示例中，连接盘2LD耦合到外部端子(焊料球、焊料构件、电极和外部电极)30。外部端子30是导电构件，用于当半导体器件PKG1安装在安装衬底上时，将未示出的安装衬底侧的多个端子(未示出)与连接盘2LD电耦合。外部端子30例如由无铅焊料形成，如上述凸块电极SB。

如图2所示，外部端子30以矩阵(矩阵、阵列)布置。尽管未在图2中示出，但接合到外部端子30的连接盘2LD(参见图4)也布置成矩阵。该半导体器件称为面阵列型半导体器件。具体地，在该半导体器件中，外部端子(外部端子30、连接盘2LD)以矩阵形式布置在布线衬底20的安装表面侧。即使外部端子的数量增加，从抑制半导体器件的安装面积增加的角度来看，面阵列型半导体器件也是优选的，因为可以有效地使用布线衬底20的安装表面的一侧(下表面20b)作为外部端子的布置空间。也就是说，即使外部端子的数量由于高功能和高集成度而增加，也可以在节省空间的情况下安装半导体器件。

图1、图2和图4示出了使用焊球作为具有球状形状的焊料构件(作为外部端子30)的所谓BGA(球栅阵列)型半导体封装的示例。然而，可以对外部端子的布置和结构进行各种修改。例如，可以进行修改以具有其中连接盘2LD露出在图4所示的下表面20b中的结构或者其中薄的焊料构件接合到下表面20b中露出的连接盘2LD的结构。具有该修改的半导体封装被称为LGA(栅格阵列)类型。

如图4所示，底部填充树脂(绝缘树脂)40布置在半导体芯片10和布线衬底20之间。底部填充树脂40布置成填充半导体芯片10的表面10t与布线衬底20的上表面20t之间的间隙。底部填充树脂40由绝缘(非导电)材料(例如，树脂材料)形成，并且布置成密封半导体芯片10和布线衬底20的电耦合部分(凸块电极SB的接合部分)。以这种方式，通过布置底部填充树脂40以密封凸块电极SB的耦合部分，可以缓和在半导体芯片10和布线衬底20的电耦合部分处发生的应力。

<电路配置的示例>

现在将描述包括在图4中所示的半导体芯片中的电路配置的示例。图5是示意性地示出包括图4中所示的半导体芯片的电路配置的示例的说明图。图6是图1所示的半导体芯片的表面(电极布置表面)的平面图。虽然图6是平面图，但提供点图案和阴影图案以标识多个电极1PDv、多个电极1PDg和多个电极1PDs。在图6中，在以圆形形式示出的电极1PD中，电极1PDs以空白示出，电极1PDv以点图案示出，电极1PDg以阴影图示出。

如图5所示，半导体芯片10具有输入/输出电路11和核心电路12。输入/输出电路11从半导体芯片10的外部输入或向半导体芯片10的外部输出电信号SIG。核心电路12耦合到输入/输出电路11，并执行信号数据的处理(例如，计算处理)。半导体芯片10的电极1PD包括电极1PDs、电极1PDv和电极1PDg。每个电极1PDs是信号端子，其耦合到输入/输出电路11并发送电信号。每个电极1PDv是电源端子，其耦合到核心电路12并供给用于驱动核心电路12的电源电位VD。电极1PDv彼此耦合。每个电极1PDg是参考电位端子，其耦合到核心电路12并且向核心电路12供给参考电位VG。电极1PDg彼此耦合。

在图5所示的示例中，电极1PDv和电极1PDg也电耦合到输入/输出电路11。从电极1PDv向输入/输出电路11供给电源电位VD，同时从电极1PDg向输入/输出电路11供给参考电位VG。输入/输出电路11可以由电源电位VD和参考电位VG之间的电位差驱动。类似于图5中所示的示例，当电极1PDv彼此电耦合时，如果电力需求在例如核心电路12中瞬时增加，则从多个路径供给电源电位。因此，如果可以稳定地将电源电位供给到电极1PDv，则可以防止由于电力需求的瞬时增加而发生电压降。

在图5中所示的示例的修改中，当输入/输出电路11和核心电路12之间的驱动电压不同时，可以将与电源电位VD不同的电源电位供给到输入/输出电路11。当存在多个核心电路12时，并且当它们通过不同的驱动电压操作时，可以向核心电路12供给不同的电源电位。在这种情况下，电极1PDv可以分成几组电极(电极组)。在这种情况下，如果组被电分开，则可以供给在组之间不同的电源电位。然而，注意，优选地，存在多个用于供给电源电位的路径，以如上所述抑制由于电力需求的瞬时增加引起的电压降。

如图6所示，在半导体芯片10的表面10t上，规则地布置电极1PDs、电极1PDv和电极1PDg。电极1PDv和电极1PDg主要布置在表面10t的中心部分中。电极1PDs主要布置在外周边侧上，换句话说，在表面10t的中心部分中的外边缘和周边部分。

在图6所示的示例中，电极1PDs布置在电极1PD布置的最外周和最外周的一个内周中。用于传输电信号SIG(参见图5)的布线路径被拉出到布线衬底20的外周侧，作为布线2ws，如图10所示。因此，在半导体芯片10的表面10t上，传输电信号SIG的电极1PDs布置在外周侧，从而能够减小信号传输路径的路径距离。

电极1PDv和电极1PDg布置在表面10t上的电极1PD的内部。换句话说，电极1PDs布置在电极1PDv、电极1PDg和表面10t的外周之间。核心电路12(参见图5)被形成为在平面图中与表面10t的中心部分(布置有电极1PDv和电极1PDg的部分)交叠。在平面图中，上述输入/输出电路11(参见图5)形成在表面10t的中心部分和外周之间。电极1PDv和电极1PDg被形成为与核心电路12交叠，从而能够缩短用于核心电路12的电源供给路径。这导致在向核心电路12供给电力时减少功率损耗或噪声。

在图6所示的示例中，在表面10t上的电极1PD的布置中，电极1PD和电极1PDg没有布置在最外周和最外周的一个内周中。在表面10t上的电极1PD的布置中，电极1PDs没有布置在最外周的两个或更多个内周(除最外周的一个内周之外的周和最外周)中。然而，图6示出了理想的配置，其中在半导体芯片10的表面10t上，用于信号传输的电极1PDs布置在外周侧，并且用于供给驱动电压的电极1PDv和电极1PDg布置在中心部分。因此，可以对电极1PD的布置进行各种修改。

例如，电极1PDs的一部分可以布置在表面10t的电极1PD的布置中最外周的两个或更多个内周中。电极1PDv或电极1PDg可以布置在最外周边或最外周边的一个内周边中。例如，对于信号传输，信号传输路径和参考路径可以彼此并行形成。作为该参考路径，当使用用于参考电位的传输路径时，用于参考电位的电极1PDg优选地布置在电极1PDs的附近。在这种情况下，在电极1PD的布置中，电极1PDg的一部分优选地布置在最外周或最外周的一个内周中。

如图6所示，在表面10t的中心部分，电极1PDv和电极1PDg如下布置。也就是说，电极1PDv和电极1PDg沿着“X”方向布置成行。在与“X”方向交叉(在图6中正交)的方向，电极1PDv的行和电极1PDg的行交替布置。电极1PD以Z字形布置。

术语“以Z字形布置”可以表示如下。也就是说，沿着“Y”方向的第一行中的电极1PD布置在沿着“Y”方向的第二行的电极中的相邻电极1PD之间，而第二行中的电极1PD布置在第一行的电极1PD中的相邻电极1PD之间。沿着“Y”方向的第三行中的电极1PD布置在沿着“Y”方向的第二行的电极1PD中的相邻电极1PD之间，而第二行中的电极1PD布置在第三行的电极1PD中的相邻电极1PD之间。沿着“X”方向的第一行中的电极1PD布置在沿着“X”方向的第二行的电极1PD中的相邻电极1PD之间，而第二行中的电极1PD布置在第一行的电极1PD中的相邻电极1PD之间。沿着“X”方向的第三行中的电极1PD布置在沿着“X”方向的第二行的电极中的相邻电极1PD之间，而第二行中的电极1PD布置在第三行的电极1PD中的相邻电极1PD之间。

为了稳定地操作电路12，在核心电路12的操作中必须稳定地为核心电路12供给驱动电压。核心电路12的操作速度(频率)根据半导体器件的改进而增加。图5示例性地示出了一个核心电路12。然而，为了改善半导体芯片10的性能，一个半导体芯片10具有每个以高速操作的多个(许多)核心电路12。在这种情况下，必须在适当的时刻提供足够的电力以满足根据核心电路12的操作而显著改变的电力需求。根据消耗功率降低的要求，驱动电压趋于降低。这减小了要供给的电压的变化，并且在慢速操作中可忽略的非常小的噪声可能对核心电路12的操作产生影响。

特别是，当半导体芯片10的表面10t上的电极1PD的布置密度非常高时，相邻电极1PD之间的间距变窄。在这种情况下，用于向电极1PD供电的导电路径的截面积在电极1PD附近较小，因此在路径的截面积较窄的部分中增加了布线电阻。当电极1PDv通过半导体芯片10的内部布线彼此耦合时，多个供电路径被加强，并且路径的截面积可以在电路上更大。然而，半导体芯片10的内部布线比布线衬底20的布线更窄且更薄。因此，如果布线衬底20(参见图5)中的布线电阻高，则噪声在到达半导体芯片10之前产生。仅利用半导体芯片10的内部布线难以执行噪声控制。

图6中所示的电极1PDv和1PDg的布置图案是：用于通过改善图4所示的布线衬底的布线布局来实现稳定地向核心电路12(参见图5)供给电功率的布局。

从稳定地向核心电路12(参见图5)供给电功率的观点来看，当改进布线衬底20时，以下几点特别有效。

也就是说，在布线衬底20上，形成有耦合到半导体芯片10的电极1PDv(和电极1PDg)的多个导电路径。换句话说，在布线衬底20的布线层(特别是最上层的布线层)上，电荷被促使在水平方向(布线层的延伸方向)上移动。结果，当在特定电极1PDv中瞬时增加功率需求时，可以通过导电路径在适当的时刻向相应的电极1PDv供给必要的电位。通过形成耦合到一个电极1PDv的多个导电路径，可以增加电路中的导电路径的截面积，从而能够减小布线电阻。

每个导电路径的路径距离减小。在这种情况下，导电路径耦合到半导体芯片10的电极1PDv(和电极1PDg)。图5中示出的电源电位VD和参考电位VG从图4所示的布线衬底20的布线层WL6侧被供给。因此，在用于将布线层彼此电耦合的过孔布线2v和通孔布线2TW中，待用于供给电源电位VD或参考电位VG的布线被布置在与图6所示的电极1PDv和电极1PDg交叠的位置中。特别地，许多布线在与半导体芯片10交叠的区域中耦合到图4中所示的布线层WL1、WL2和WL3。因此，用于供给电源电位VD或参考电位VG的通孔布线2TW优选地被布置在与图6所示的电极1PDv和电极1PDg交叠的位置中。在图4中所示的布线层WL1和布线层WL之间的过孔布线2v中，用于供给电源电位VD或参考电位VG的过孔布线2v优选地被布置在与图6所示的电极1PDv和电极1PDg交叠的位置中。然后，电荷可以沿着布线衬底20的厚度方向(图4的“Z”方向)线性移动。结果，可以减少每个导电路径的路径方向。如果导电路径的路径方向被缩短，则由此能够减小导电路径的阻抗。

图5中所示的核心电路12的驱动电压通过电源电位VD和参考电位VG之间的电位差来调节。因此，电极1PDv和电极1PDg优选地被布置在每个核心电路12附近。因此，一组电极1PDv和一组电极1PDg优选地以均衡的方式(例如，交替地)分散，而不是局部地聚集和布置。

在图6所示的示例中，包括在半导体芯片10中的电极1PD被如下布置。也就是说，半导体芯片10在平面图中具有：一组电源电位电极，其中电极1PDv沿”X”方向布置；一组参考电位电极，其中电极1PDg沿”X”方向布置。该组电源电位电极和该组参考电位电极包括其多个行，并且在平面图中沿着”Y”方向交替布置。在该布置方法中，电极1PDv与一个或多个电极1PDg相邻布置。换句话说，半导体芯片10具有彼此相邻的多对电极1PDv和电极1PDg。在所述多对电极中，相邻电极1PDv与电极1PDg之间的间隔距离是相等的距离。可以说，在图6所示的电极1PD的布置中，电极1PDv和电极1PDg均衡分散。

半导体芯片10和布线衬底20根据倒装芯片耦合系统被耦合。在倒装芯片耦合系统的情况下，图4所示的布置在布线衬底20的最上层的布线层WL1上的端子2PD的布置与半导体芯片10的电极1PD的布置相同。因此，在布线层WL1中，端子2PDv(参见图5)和端子2PDg优选地均衡(例如，交替地)分散。以这种方式，当分散和布置不同种类的端子2PD时，至少设置在最上层的布线层WL1上的布线的布线宽度需要比在另一布线层上设置的布线的导体图案窄。

基于上述研究结果，在布线衬底20上，在用于供给电源电位VD(参见图5)或参考电位VG(参见图5)的布线的结构中，优选的是促使电荷在沿着布线衬底20的每个布线层的方向上移动，并且还优选的是，存在用于通过布线层供给电功率的多个路径的短路径距离。如上所述，至少形成在最上层的布线层WL1上的端子2PD周围的布线具有窄的布线宽度。因此，在布线衬底20上，用于供给电源电位VD或参考电位VG的布线路径形成三维网状结构。因此，需要抑制布线层WL1的布线电阻的增加。

<布线布局的细节>

现在将使用图示具体描述包括在图4所示的布线衬底20中的每个布线层上的布线布局。图7是示出在图3所示的布线衬底的上表面上不包括半导体芯片和底部填充树脂的状态的平面图。图8是示出在图7的布线衬底上作为第一层的布线层的布局示例的平面图，不包括最上层的绝缘膜。图7和图8示出了与图7所示的芯片安装区域交叠的放大区域。图9是示出图8的放大中心部分的放大平面图。图9示出了图8的放大视图的进一步放大部分。图10是示出在图7的布线衬底上作为第二层的布线层的布局示例的平面图。图11是示出图10的布线层的、与图9所示的平面表面交叠的放大中心部分的放大平面图。虽然图7至图11是用于标识信号传输路径、用于供给电源电位的路径和用于供给参考电位的路径的平面图，但它们被图示有与图6相同的图案。即，在图7至图11中，信号传输路径是空白的，用于供给电源电位的路径以点图案示出，并且用于供给参考电位的路径以阴影图案示出。在图9和图11中，布线衬底20的端子2PD的位置(换句话说，与图6的半导体芯片10的电极1PD交叠的位置)以虚线示出。在图9和图11中，布线2wv正下方的过孔布线2vv的位置以比周围更密的点图案示出。在图9和图11中，布线2wg正下方的过孔布线2vg的位置以与周围相反的阴影图案示出。在图11中，以虚线示出了图9中所示的布线2wv和布线2wg的轮廓。

图12是图11的A-A线的放大截面图。图13是图11的B-B线的放大截面图。图14是图11的C-C线的放大截面图。图12至图14示出了在半导体芯片的布线衬底和表面10t侧的部分中的比核心绝缘膜更高的布线层。为了清楚地说明从布线层WL1到通孔布线的耦合关系，图12至图14以虚线示出了在截面中不同位置的过孔布线或通孔布线。

从图7和图8之间的比较可以明显看出，作为布线衬底20的最上层的布线层WL1基本上被绝缘膜2e1覆盖。绝缘膜2e1是覆盖布线衬底20的上表面20t侧的阻焊膜。绝缘膜2e1具有设置在其中的多个开口。绝缘膜2e1的下层中的导体图案部分地从开口露出。从开口中的绝缘膜2e1露出的部分是布线衬底20的端子2PD。

图7中示出的端子2PD布置在与图6所示的半导体芯片10的电极1PD相对的位置中。换句话说，在布线衬底20的上表面20t上，在作为与半导体芯片10交叠的区域(参见图1)的芯片安装区域10r中形成开口。此外，换句话说，在布线衬底20的上表面20t上，端子2PD被布置在芯片安装区域10r中。因此，使用图5和图6对电极1PD的布局进行的描述可以用对图7所示的端子2PD的布局的描述来代替。也就是说，布线衬底20的端子2PD包括端子2PDs、端子2PDv和端子2PDg。

在布线衬底20的上表面20t上，规则地布置端子2PDs、端子2PDv和端子2PDg。端子2PDv和端子2PDg主要布置在上表面20t的中心部分中。端子2PDs主要布置在上表面20t的外周上，即，在上表面20t的中心部分的外边缘和周边部分中。

具体地，端子2PDs布置在端子2PD的布置中的最外周和最外周的一个内周中。在布线衬底20的上表面20t上，用于传输电信号SIG(参见图5)的端子2PDs布置在外周侧上，从而能够使得减小信号传输路径的路径距离。

端子2PDs通过设置在图10所示的布线层WL2上的多个布线2ws电耦合到布置在布线衬底20的外周侧上的多个过孔布线(过孔)2v。在布线层WL2上，导体平面2PL布置在布线2ws和过孔布线2vs周围。布线2ws和过孔布线2vs被形成在图8所示的布线层WL1上的导体平面2PL所覆盖。过孔布线2vs电耦合到图4中的用于信号传输的通孔布线2TW。过孔布线2TW布置在不与半导体芯片10交叠的位置(布线衬底20的周围区域)中。

端子2PDv和端子2PDg布置在上表面20t上的端子2PDs内部。换句话说，端子2PDs布置在端子2PDv、端子2PDg和上表面20t的外边缘之间。如图1所示，在半导体芯片10安装在图1所示的布线衬底20上的状态下，核心电路12(参见图5)与其中布置有端子2PDv和端子2PDg的部分交叠。如图4所示，半导体芯片10的电极1PD和布线衬底20的端子2PD通过凸块电极SB彼此耦合。因此，端子2PDv和端子2PDg与核心电路12交叠，从而减小了用于为核心电路12供给电源的路径。这导致在向核心电路12供给电功率时减少功率损耗或噪声。

在图7所示的示例中，在上表面20t上的端子2PD的布置中，端子2PDv和端子2PDg没有布置在最外周和最外周的一个内周中。在上表面20t上的端子2PD的布置中，端子2PDs没有布置在最外周的两个或更多个内周中。但是，与使用图6描述的修改类似，对于图7所示的端子2PD的布置，可以进行各种修改。

如图7所示，端子2PDv和端子2PDg被如下布置在上表面20t的中心部分中。也就是说，端子2PDv和端子2PDg沿着”X”方向布置成行。在与“X”方向交叉(在图7中，正交)的方向上，端子2PDv的行和端子2PDg的行交替布置。端子2PD以Z字形布置。术语“以Z字形布置”适用于由端子2PD代替电极1PD的情况。因此，不重复进行相同的描述。

图7中所示的每个端子2PDv都是布置在图8所示的作为第一层的布线层WL1上的布线(导体图案、布线图案)2wv的一部分。类似地，图7中所示的每个端子2PDg都是布置在图8所示的作为第一层的布线层WL1上的布线(导体图案、布线图案)2wg的一部分。布线2wv和布线2wg中的每一个布置在与图1中所示的半导体芯片10交叠的位置中。布线2wv和布线2wg沿“X”方向延伸，并且沿“Y”方向交替布置。在布线层WL1上，导体平面2PL布置在与半导体芯片10交叠的区域周围(参见图1)。导体平面2PL的面积大于布线2w或过孔布线2v的面积(参见图9)。例如，将接地电位供给到导体平面2PL。如图4所示，在半导体器件PKG1的布线衬底20的情况下，用于信号传输的布线2ws布置在布线层WL2上，并且与布线层WL1上提供的导体平面2PL交叠。以这种方式，当用于信号传输的布线2ws被具有大面积的被供给固定电位的导体图案覆盖时，可以屏蔽电磁噪声。布线(信号布线)2ws被拉出到与半导体芯片10交叠的区域的外部。因此，在布线层WL1上，通过将导体平面2PL布置在不与半导体芯片10交叠的区域中，布线2w基本上被导体平面2PL覆盖。

如图8所示，在布线层WL1上，端子2PDs、布线2wg和布线2wv布置在与半导体芯片10交叠的区域中(参见图4)。端子2PDs布置在设置有布线2wg和布线2wv的区域周围，并且通过用于信号传输的过孔布线(过孔)2vs(参见图4)与布线层WL2电耦合。

如图9所示，布线2wv具有沿“X”方向延伸的主布线单元(第一主布线单元)2wv1和沿与“X”方向交叉的”Y”方向延伸并穿过主布线单元2wv1的多个子布线单元(第一子布线单元)2wv2。向布线2wv供给图5所示的电源电位VD。

如图9所示，布线2wg具有沿“X”方向延伸的主布线单元(第二主布线单元)2wg1和沿与“X”方向交叉的”Y”方向延伸并穿过主布线单元2wg1的多个子布线单元(第二子布线单元)2wg2。向布线2wg供给图5所示的参考电位VG。

布线2wv的子布线单元2wv2和布线2wg的子布线单元2wg2中的每一个在通过主布线单元2wv1或主布线单元2wg1与端部单元2we1相对的一侧，在”Y”方向上具有端部单元(第一端部单元)2we1和端部单元(第二端部单元)2we2。布线2wv的子布线单元2wv2和布线2wg的子布线单元2wg2在主布线单元2wv1和主布线单元2wg1之间沿”X”方向交替布置。

如图11所示，布线层WL2具有导体图案(第一导体图案)2Pv1，导体图案2Pv1与布线2wg的主布线单元2wg1和布线2wv的子布线单元2wv2的端部单元2we1交叠，并且在“X”方向上延伸。布线层WL2具有导体图案2Pg1，导体图案2Pg1与布线2wv的主布线单元2wv1和布线2wg的子布线单元2wg2的端部单元2we2交叠。在图11所示的示例中，布线层WL2具有沿“X”方向布置的多个导体图案(第二导体图案)2Pg1。子布线单元2wv2的端部单元2we1通过过孔布线(第一过孔)2vv电耦合到导体图案2Pv1。子布线单元2wg2的端部单元2we2通过过孔布线(第二过孔)2vg电耦合到导体图案2Pg1。

在本实施例的半导体器件PKG1中，如上所述配置用于供给电源电位VD的布线路径(参见图5)和用于供给参考电压VG的布线路径(参见图5)，从而使得能够稳定地向核心电路12供给电功率(参见图5)。

图9中所示的布线2wv和布线2wg中的每一个都具有沿“X”方向延伸的一个主布线单元(2wv1或2wg1)和沿“Y”方向延伸的子布线单元(2wv2或2wg2)。每个子布线单元布置在主布线单元两端。子布线单元的两端耦合到图11所示的布线层WL2的导体图案(2Pv1或2Pg1)。结果，当电功率需求在例如布线2wv的一部分中瞬间增加时，从布线2wv的子布线单元2wv2的端部单元供给电源电位VD。类似地，当电功率需求在例如布线2wg的一部分中瞬间增加时，从布线2wg的子布线单元2wg2的端部单元供给参考电位VG。以这种方式，根据半导体器件PKG1的布线结构，形成有多个导电路径，用于向布线2wv和布线2wg中的每一个供给电位。因此，在布线2wv和布线2wg中，电荷被促使沿着布线层WL1的方向移动。结果，即使当布线2wv和布线2wg的主布线单元和子布线单元具有窄的布线宽度时，也可以抑制布线电阻的增加。

布线2wv的子布线单元2wv2和布线2wg的子布线单元2wg2在主布线单元2wv1和主布线单元2wg1之间沿”X”方向交替布置。在这种情况下，可以减小布线2wv的子布线单元2wv2与布线2wg的子布线单元2wg2之间的间隔距离。因此，当端子2PDv设置在布线2wv的多个部分中时并且当端子2PDg设置在布线2wg的多个部分中时，端子2PDv和端子2PDg均衡地(例如，交替地)分散。

在图7所示的示例中，布线衬底20中包括的端子2PD被如下布置。也就是说，布线衬底20在平面图中具有一组电源电位端子和一组参考电位端子，在所述一组电源电位端子中端子2PDv沿“X”方向布置，在所述一组参考电位端子中端子2PDg沿“X”方向布置。所述一组电源电位端子和所述一组参考电位端子包括其多个行，并且在平面图中沿着“Y”方向交替布置。在这种布置方法的情况下，端子2PDv布置成与一个或多个端子2PDg相邻。端子2PDg布置成与一个或多个端子2PDv相邻。换句话说，布线衬底20具有多对相邻的端子2PDv和端子2PDg。在所述多对端子中，相邻的端子2PDv与端子2PDg之间的间隔距离是相等的距离。在图7中所示的端子2PD的布置中，端子2PDv和端子2PDg均衡地分散。

图9中示出的子布线单元2wv2和子布线单元2wg2可以交替地布置，从而能够减小在布线2wv的子布线单元2wv2和布线2wg的子布线单元2wg2中产生的寄生电感。结果，可以减少在布线2wv和布线2wg中产生的噪声。

如图8和图9所示，布线层WL1具有布线2wv和布线2wg。在平面图中，布线2wv和布线2wg沿“X”方向延伸(主布线单元沿“X”方向延伸)，并且沿“Y”方向交替布置。

着眼于布线2wg，可以进行以下描述。也就是说，如图9所示，布线层WL1具有布线(第二布线)2wgA和布线(第三布线)2wgB，参考电位VG(参见图5)被供给到布线2wgA和布线2wgB。布线2wgA和布线2wgB中的每一个在平面图中具有在“X”方向上延伸的主布线单元2wg1，以及在“Y”方向上延伸并与主布线单元2wg1交叉的子布线单元2wg2。布线2wvA沿“Y”方向布置在布线2wgA和布线2wgB之间。布线2wvA的子布线单元2wv2和布线2wgB的子布线单元2wg2在主布线单元2wv1和主布线单元2wg1之间沿“X”方向交替布置。如图11所示，布线层WL2具有导体图案2PvB，导体图案2PvB与布线2wgB的主布线单元2wg1和布线2wvA的子布线单元2wv2的端部单元2we2交叠。布线2wvA的子布线单元2wv2的端部单元2we2通过过孔布线2vv与导体图案2PvB电耦合，而布线2wvA的子布线单元2wg2的端部单元2we1通过过孔布线2vg与导体图案2PvA电耦合。

着眼于布线2wv，可以进行以下描述。如图9所示，布线层WL1具有布线(第一布线)2wvA和布线(第四布线)2wvB，电源电压VD(参见图5)被供给到布线2wvA和布线2wvB。布线2wvA和布线2wvB中的每一个在平面图中具有在“X”方向上延伸的主布线单元2wv1和在“Y”方向上延伸并且与主布线单元2wv1交叉的子布线单元2wv2。布线2wgA沿“Y”方向布置在布线2wvA和布线2wvB之间。布线2wgA的子布线单元2wg2和布线2wvB的子布线单元2wv2在主布线单元2wg1和主布线单元2wv1之间沿“X”方向交替布置(图9未示出布线2wvB的主布线单元2wv1)。如图11所示，布线层WL2具有导体图案2PgB，导体图案2PgB与主布线单元2wv1(图11中未示出)和布线2wgA的子布线单元2wg2的端部单元2we1交叠。布线2wgA的子布线单元2wg2的端部单元2we1通过过孔布线2vg与导体图案2PgB电耦合，而布线2wgA的子布线单元2wg2的端部单元2we2通过过孔布线2vg与导体图案2PgA电耦合。

在半导体器件PKG1的情况下，半导体芯片10和布线衬底20使用倒装芯片耦合系统电耦合。如图12和图13中所示，半导体芯片10的表面10t与布线衬底20的上表面20t相对。半导体芯片10的电极1PD(参见图4)包括电耦合到布线衬底20的布线2wv(参见图9)的多个电极1PDv和电耦合到布线衬底20的布线2wg(参见图9)的多个电极1PDg。布线衬底20具有与半导体芯片10的电极1PDv相对并且电耦合的多个端子2PDv，以及与半导体芯片10的电极1PDg相对并且电耦合的多个端子2PDg。因此，通过应用倒装芯片耦合系统，可以缩短用于电耦合半导体芯片10和布线衬底20的导电路径。这导致减小导电路径的阻抗。

在半导体器件PKG1的情况下，布线衬底20的端子2PD形成在与形成了如图9所示的布线2wv和布线2wg的布线层WL1相同的层上。换句话说，如图12所示，布线衬底20具有绝缘膜2e1，绝缘膜2e1覆盖布线层WL1并包括多个开口2eH。布线2wv(参见图9)在绝缘膜2e1的开口2eH中具有从绝缘膜2e1露出的多个端子2PDv。布线2wg(参见图9)在绝缘膜2e1的开口2eH中具有从绝缘膜2e1露出的多个端子2PDg。半导体芯片10的电极1PDv和端子2PDv通过凸块电极SBv彼此耦合。半导体芯片10的电极1PDg和端子2PDg通过凸块电极SBg耦合(参见图14)。因此，当布线2wv的一部分用作端子2PDv时，可以缩短用于供给电源电位的路径。当布线2wg的一部分用作端子2PDg时，还可以缩短用于供给参考电位的路径。

如图9所示，形成布线2wv的一部分的端子2PDv的一部分被包括在每个子布线单元2wv2的端部单元中。形成布线2wg的一部分的端子2PDg的一部分被包括在每个子布线单元2wg2的端部单元中。换句话说，端子2PDv包括在子布线单元2wv2的端部单元(第一端部单元)2we1和端部单元(第二端部单元)2we2中包括的多个端子2PDv。端子2PDg包括在子布线单元2wg2的端部单元2we1和端部单元2we2中包括的多个端子2PDg。以这种方式，使得与主布线单元2wv1和2wg1交叉的子布线单元2wv2和2wg2的端部单元用作端子2PDv和2PDg，从而均衡地分配用于供给电源电位的路径和用于供给参考电位的路径。

如图13所示，端部单元2we1和端部单元2we2中的端子2PDv与过孔布线2vv交叠。如图14所示，端部单元2we1和端部单元2we2的端子2PDg与过孔布线2vg交叠。以这种方式，如果端子2PDv与过孔布线2vv交叠，则可以缩短在布线衬底20的厚度方向上的用于供给电源电位的路径。类似地，如果端子2PDg与过孔布线2vg交叠，则还可以缩短在布线衬底20的厚度方向上的用于供给参考电位的路径。

在半导体器件PKG1的情况下，如图9所示，形成布线2wv的一部分的端子2PDv的一部分被包括在主布线单元2wv1中。形成布线2wg的一部分的端子2PDg的一部分被包括在主布线单元2wg1中。换句话说，端子2PDv包括主布线单元2wv1中的端子2PDv。端子2PDg包括主布线单元2wg1中的端子2PDv。因此，通过不仅在子布线单元2wv2和2wg2的端部单元中设置端子2PDv和2PDg，而且在主布线单元2wv1和2wg1中设置端子2PDv和2PDg，可以形成用于供给电源电位的多个路径和用于供给参考电位的多个路径。

如图11所示，布线2wv的主布线单元2wv1(参见图13)与布线层WL2的导体图案1Pg1交叠。布线2wg的主布线单元2wg1(参见图14)与布线层WL2的导体图案2Pv1交叠。因此，如图13所示，在端子2PDv中，主布线单元2wv1中的端子2PDv(参见图11)不与过孔布线2vv交叠。如图14所示，在端子2PDg中，主布线单元2wg1中的端子2PDg(参见图11)不与过孔布线2vg交叠。

布线层WL2具有用于供给电源的多个导体图案和用于供给参考电位的多个导体图案。图15是示出图11的修改的放大平面图。如图11所示，布线层WL2具有与子布线单元2wv2的端部单元2we1交叠并沿“X”方向延伸的导体图案(部分)2PvA和与子布线单元2wv2的端部单元2we2交叠并沿“X”方向延伸的导体图案(部分)2PvB。在平面图中，导体图案2PgA(多个导体图案2PgA)布置在导体图案2PvA和导体图案2PvB之间。子布线单元2wv2的端部单元2we2通过过孔布线2vv电耦合到导体图案2PvB。换句话说，导体图案2PvA和导体图案2PvB通过子布线单元2wv2彼此电耦合。

如图15所示，在本实施例的修改中，导体图案2PvA和导体图案2PvB彼此分离。在这种情况下，导体图案2PvA和导体图案2PvB之间的导体图案2PgA被形成为沿“X”方向延伸。在该修改中，在布线层WL2上，多个导体图案2Pv1和多个导体图案2Pg1彼此分离。在图15所示的修改中，导体图案2PvA和导体图案2PvB通过子布线单元2wv2彼此电耦合，从而使得能够增加用于供给电源电位的路径的数量。

如图15所示，布线层WL2具有导体图案2PgA和导体图案2PgB。导体图案2PgA与子布线单元2wg2的端部单元2we2交叠，并且在“X”方向上延伸。导体图案2PgB与子布线单元2wg2的端部单元2we1交叠，并沿“X”方向延伸。在平面图中，导体图案2PvA设置在导体图案2PgA和导体图案2PgB之间。子布线单元2weg2的端部单元2we1通过过孔布线2vg电耦合到导体图案2PgB，而端部单元2we2通过过孔布线2vg电耦合到导体图案2PgA。换句话说，导体图案2PgA和导体图案2PgB通过子布线单元2wg2电耦合。在图15中所示的修改的情况下，导体图案2PgA和导体图案2PgB通过子布线单元2wg2彼此电耦合，从而使得能够增加用于供给参考电位的路径的数量。

在图11的示例中，布线层WL2具有导体图案2PgA和导体图案2PgB。导体图案2PgA与子布线单元2wg2的端部单元2we2交叠，并且布置在“X”方向上。导体图案2PgB与子布线单元2wg2的端部单元2we1交叠，并且布置在“X”方向上。如图11所示，当布置在“X”方向上彼此分离的导体图案2Pg1时，使得通过设置在布线层WL1上的布线2wg与导体图案2Pg1进行电耦合(参见图9)，从而使得能够增加用于供给参考电位的路径的数量。

图16是仅示出用于供给图11中所示的电源的导体图案和用于供给参考电位的导体图案的放大平面图。如图16所示，布线层WL2具有导体图案2PgA，导体图案2PgA在“Y”方向上布置在导体图案2PvA和导体图案2PvB之间并且在“X”方向上布置成一行。导体图案2PvA和导体图案2PvB通过设置在导体图案2PgA之间的连接单元2Pvc电耦合。以这种方式，在图11和图16中所示的示例的情况下，导体图案2PgA在布线层WL2的“X”方向上被分成几组图案。这导致将连接单元2Pvc布置用于相邻的导体图案2PgA。如图16所示，导体图案2PvA和导体图案2PvB通过多个连接单元2Pvc耦合。然后，可以进一步增加用于供给参考电位的路径的数量。

布线衬底20具有图17所示的布线层WL3。图17是示出在图7所示的布线衬底上作为第三层的布线层的布局示例的平面图。图18是在图17中所示的布线层上与图9对应的位置的放大平面图。

如图4所示，布线层WL3设置在布线层WL2和下表面20b之间，并且在与上表面20t交叉的方向上的截面图中与布线层WL2相邻地形成。如图18所示，布线层WL3具有导体图案2Pv2，导体图案2Pv2与导体图案2Pv1(参见图12)交叠，通过多个过孔布线(第三过孔)2vv2与导体图案2Pv1电耦合，并且在“X”方向上延伸。布线层WL3具有导体图案2Pg2，导体图案2Pg2与导体图案2Pg1(参见图4)交叠，通过多个过孔布线(第四过孔)2vg2电耦合到导体图案2Pg1，并且沿“X”方向延伸。在图17和图18所示的示例中，布线层WL3具有导体图案2Pv2和导体图案2Pg2。导体图案2Pv2和导体图案2Pg2沿”Y”方向交替布置。以这种方式，形成用于供给电源电位的路径的导体图案2Pv1和导体图案2Pv2交叠在比绝缘层(核心层、核心构件、核心绝缘膜)2CR(参见图4)更高的布线层上，由此，导体图案2Pv1和导体图案2Pv2通过过孔布线2vv2电耦合。结果，可以增加用于提供电源电位的路径的数量。类似地，在比绝缘层(核心层、核心构件、核心绝缘层)2CR(参见图4)更高的布线层上，形成用于供给参考电位的路径的导体图案2Pg1和导体图案2Pg2相互交叠，由此，导体图案2Pg1和导体图案2Pg2通过过孔布线2vg2电耦合。结果，可以增加用于供给参考电位的路径的数量。

多个过孔布线2TWv耦合到导体图案2Pv2。换句话说，如图4所示，布线衬底20具有设置在布线层WL3和下表面20b之间的布线层WL4。布线衬底20具有用于电耦合布线层WL3和布线层WL4的通孔布线2TW。通孔布线2TW包括：多个通孔布线2TWv，耦合到布线层WL3上的导体图案2Pv2；以及多个通孔布线2TWg，耦合到布线层WL3上的导体图案2Pg2。

图6中所示的电极1PD的布置间距变窄。与电极1PD的变窄的布置间距相比，难以形成通孔布线2TW的窄布置间距。因此，图6中所示的半导体芯片的电极1PD的布置间距小于图17所示的布线衬底20的通孔布线2TW的布置间距。具体地，在图17中所示的布线层WL3中，在与图4所示的半导体芯片10交叠的区域中布置的通孔布线2TW(换句话说，通孔布线2TWv和通孔布线2TWg)的布置间距，大于图6所示的半导体芯片10的电极1PD的布置间距。因此，图18中所示的半导体图案2Pv2和导体图案2Pg2的宽度(在与作为延伸方向的“X”方向交叉的方向上的长度)大于图9所示的布线2wv的主布线单元2wv1的宽度。图18中所示的导体图案2Pv2和导体图案2Pg2的宽度大于布线2wg的主布线单元2wg1的宽度。

图19是示出在图9所示的布线衬底上作为第四层的布线层的布局示例的放大平面图。如图4所示，布线层WL4形成在布线层WL3和下表面20b之间，并且在与上表面20t交叉的方向上的截面图中与布线层WL3相邻。如图19所示，布线层WL4具有导体图案2Pv3，导体图案2Pv3与导体图案2Pv2(参见图18)交叠，通过通孔布线2TWv与导体图案2Pv2电耦合，并且沿“X”方向延伸。布线层WL4具有导体图案2Pg3，导体图案2Pg3与导体图案2Pg2(参见图18)交叠，通过通孔布线2TWg与导体图案2Pg2电耦合，并沿“X”方向延伸。在图19所示的示例中，布线层WL4具有多个导体图案2Pv3和多个导体图案2Pg3。导体图案2Pv3和导体图案2Pg3在“Y”方向上交替布置。用于电耦合布线层WL4和布线层WL5(参见图4)的过孔布线2vv3耦合到导体图案2Pv3。用于电耦合布线层WL4和布线层WL5的多个过孔布线2vg3耦合到导体图案2Pg3。

图20是示出在图9所示的布线衬底上作为第五层的布线层的布局示例的放大平面图。如图4所示，布线层WL5设置在布线层WL4和下表面20b之间，并且在与上表面20t交叉的方向上的截面图中与布线层WL4相邻地设置。如图20所示，布线层WL5具有多个导体图案2Pv4，导体图案2Pv4与导体图案2Pv3(参见图19)交叠并且通过过孔布线2vv3与导体图案2Pv3电耦合。布线层WL5具有导体图案2Pg4，导体图案2Pg4与导体图案2Pg3(参见图19)交叠并且通过过孔布线2vg3电耦合到导体图案2Pg3。在该实施例中，导体图案2Pg4是导体图案，具有大面积并且与导体平面2PL结合。导体图案2Pv4是用于电耦合过孔布线2vv3和过孔布线2vv4的布线图案。导体图案2Pv4的面积小于导体图案2Pg4的面积。用于电耦合布线层WL5和布线层WL6(参见图4)的过孔布线2vv4耦合到导体图案2Pv4。用于电耦合布线层WL5和布线层WL6的多个过孔布线2vg4耦合到导体图案2Pg4。

图21是示出在图9所示的布线衬底上作为第六层的布线层的布局示例的放大平面图。如图4所示，布线层WL6设置在布线层WL5和下表面20b之间，并且在与上表面20t交叉的方向上的截面图中与布线层WL5相邻。如图21所示，布线层WL6具有导体图案2Pg5，导体图案2Pv5与导体图案2Pg4(参见图20)交叠并且通过过孔布线2vg4与导体图案2Pg4电耦合。布线层WL6具有导体图案2Pg5，导体图案2Pv5与导体图案2Pg4(参见图20)交叠并且通过过孔布线2vg4与导体图案2Pg4电耦合。在该实施例中，导体图案2Pg5是连接盘2LD，连接盘2LD用作布线衬底20的用于供给参考电位的外部端子。在该实施例中，导体图案2Pv5的面积大于导体图案2Pg5的面积。导体图案2Pv5的一部分包括在连接盘2LD中，连接盘2LD用作布线衬底20的用于供给电源电位的外部端子。

如图20和图21所示，在本实施例中，提供了具有大面积并用于将参考电位传输到布线层WL5的导体图案，并且还提供了具有大面积并用于向布线层WL6供给电源电位的导体图案。以这种方式，通过在布线衬底20中提供用于电源电位和参考电位的大面积导体图案，可以稳定用于供给电源电位的路径和用于供给参考电位的路径的电位。

已经对上述实施例的一些修改进行了描述。现在，将描述除了上述实施例的修改之外的任何典型修改。

<第一修改>

作为布线衬底的结构示例，已经对具有六层布线层的布线衬底20进行了描述，例如，在图4所示的半导体器件PKG1中。布线层的数量不限于六个，并且可以进行各种修改。图22是根据图4的修改的半导体器件的截面图。图23是示出在图22所示的布线衬底上作为第一层的布线层的布局示例的放大平面图。图24是示出在图23所示的布线衬底上作为第二层的布线层的布局示例的放大平面图。

包括在图22的半导体器件PKG2中的布线衬底21与图4所示的半导体器件PKG1的区别在于它包括具有四层的布线层。在半导体器件PKG2的情况下，布线层WL2设置在作为核心绝缘层的绝缘层2CR上。因此，需要根据通孔布线2TW的布置来形成在布线层WL1上设置的布线2wv和布线2wv的图案。例如，当电极1PD的布置间距小于通孔布线2TW的布置间距时，如果向图22所示的布线衬底21应用与图9所示的布线衬底20的布线层WL1相同的布局，则可能无法适当地匹配子布线单元2wv2和2wg2的两个端部单元与布线层WL2的导体图案2Pw2和2Pg2之间的位置关系。如图23所示，与图9所示的示例中的长度相比，子布线单元2wv2在“Y”方向上的长度和子布线单元2wg2在“Y”方向上的长度可以更长。

在图23所示的示例中，在布线2wv中，端子2PDv设置在子布线单元2wv2的两个端部单元和主布线单元2wv1中，并且还设置在主布线单元2wv1和子布线单元2wv2s的端部单元之间。过孔布线2vv耦合到子布线单元2wv2的两个端部单元，并且不耦合到任何其他部件。类似地，在布线2wg中，端子2PDg设置在子布线单元2wg2的两个端部单元中并且也设置在主布线单元2wg1中，并且也设置在主布线单元2wg1和子布线单元2wg2的端部单元之间。过孔布线2vg耦合到子布线单元2wg2的两个端部单元，但是不耦合到任何其他部分。

在图24所示的示例中，为了减小用于供给电源电位和参考电位的路径的阻抗，通孔布线2TWv和通孔布线2TWg在“Y”方向上布置成多行(图24中的两行)。因此，与图11所示的导体图案2Pv1和导体图案2Pg1的宽度(长度)相比，在“Y”方向上在与布线2wg的主布线单元2wg1交叠的导体图案2Pv2中以及在与布线2wv的主布线单元2wv1交叠的导体图案2Pg2中形成更大的宽度(长度)。根据该修改，即使当导体图案2Pv2和导体图案2Pg2具有大的宽度时，也可以具有用于供给电源电位的多个路径和用于供给参考电位的多个路径。

如果使子布线单元2wv2和子布线单元2wg2的长度变长，则用于供给电源电位的路径和用于供给参考电位的路径的长度比图9所示的示例的长。从缩短导电路径的路径距离的观点来看，如图9所示，端子2PDv优选地设置在子布线单元2wv2的两个端部单元中和主布线单元2wv1中，但是优选地不设置在主布线单元2wv1和子布线单元2wv2的端部单元之间。端子2PDg优选地设置在子布线单元2wg2的两个端部单元中和主布线单元2wg1中，但是优选地不设置在主布线单元2wg1和子布线单元2wg2的端部单元之间。

在图4所示的半导体器件PKG1和图22所示的半导体器件PKG2的情况下，布线2wg和布线2wv布置在作为最上层的布线层WL1上，并且布线2wg和布线2wv的一部分被设置为形成布线衬底20和21的端子2PD。然而，作为修改，提供有用于将端子2PD布置在布线层WL1之上的上层(上表面20t侧)上的布线层。在这种情况下，布线2wg和布线2wv被形成在形成有端子2PD的布线层的下层上，并且通过未示出的过孔布线电耦合。在该修改中，存在用于端子2PD的布置空间的一些空间，从而增加了端子2PD的导体图案的面积。从缩短用于供给电源电位和参考电位的路径的观点来看，布线2wg和布线2wv优选地被布置在最上层上，如图4和图22所示。

除了上述差异之外，图22至图24中所示的布线衬底21可以与图4所示的布线衬底20相同。因此，将不重复进行描述。

<第二修改>

例如，在图4中，已经描述了半导体芯片10和布线衬底20通过凸块电极SB电耦合的情况。不应排除上述技术应用于半导体芯片10和布线衬底20通过布线彼此电耦合的布线器件。然而，注意，从减小用于电耦合布线衬底20和半导体芯片10的导电路径的阻抗的观点来看，特别优选的是，如上所述地应用倒装芯片耦合系统。从缩短在布线衬底20中用于供给电源电位的路径和用于供给参考电位的路径的角度来看，特别优选应用倒装芯片耦合系统。

<第三修改>

例如，已经对各种修改进行了描述，并且可以将上述修改组合在一起以应用。

基于优选实施例具体描述了本发明人的实用新型。本实用新型不限于优选实施例，而是在不脱离其范围的情况下可以进行各种改变。