三维存储器及其制造方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。

背景技术：

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如nand存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3dnand(三维nand)存储器；随着集成度的越来越高，3dnand存储器已经从32层发展到64层，甚至更高的层数。

在3dnand存储器中，具有由层间绝缘层和栅极交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的端部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。同时，为了实现对3dnand存储器中数据存储的控制，在所述堆叠结构的核心区域还包括贯穿所述堆叠结构的沟道孔、以及填充于所述沟道孔中的存储串。但是，现有的三维存储器中，由于存储串中的电荷俘获层底部的端面与沟道层直接接触，从而严重影响了三维存储器的性能。

因此，如何避免电荷俘获层底部的端面与沟道层直接接触，从而改善三维存储器的电性能，是目前亟待解决的技术问题。

技术实现要素：

本发明提供一种三维存储器及其制造方法，用于解决现有技术中由于电荷俘获层底部的端面与沟道层直接接触而导致的三维存储器性能较差的问题。

为了解决上述问题，本发明提供了一种三维存储器，包括：

衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；

存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层；

隔离层，位于所述电荷俘获层的底部侧端面与所述沟道层之间，用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。

优选的，还包括：

外延半导体层，位于所述沟道孔的底部，所述外延半导体层具有凹槽；

所述沟道层覆盖所述凹槽的内壁表面，以与所述外延半导体层电连接。

优选的，所述电荷俘获层包括覆盖于所述沟道孔侧壁表面的第一子俘获层以及自所述第一子俘获层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子俘获层；

所述隔离层位于所述第二子俘获层朝向所述沟道层的端面处。

优选的，所述阻挡层包括位于所述沟道孔侧壁表面与所述第一子俘获层之间的第一子阻挡层以及自所述第一子阻挡层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子阻挡层；

所述隧穿层包括覆盖于所述第一子俘获层表面的第一子隧穿层以及自所述第一子隧穿层的底部沿所述径向方向朝向所述沟道孔内部凸出的第二子隧穿层；

所述隔离层位于所述第二子阻挡层与所述第二子隧穿层之间。

优选的，所述凹槽的内壁侧面具有一绝缘侧墙，所述绝缘侧墙的顶面与所述阻挡层的底面接触；

所述沟道层至少覆盖所述绝缘侧墙表面及所述凹槽的内壁底面。

优选的，在沿所述沟道孔的径向方向上，所述绝缘侧墙的宽度小于所述隔离层的宽度。

优选的，所述凹槽的内壁侧面具有台阶；

所述绝缘侧墙位于所述台阶的上表面。

优选的，所述隔离层的材料为禁带宽度大于所述电荷俘获层的氧化物材料。

为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：

提供一衬底，所述衬底上具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔；

形成存储串于所述沟道孔内，所述存储串包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层、电荷俘获层、隧穿层和沟道层，所述电荷俘获层的底部端面与所述沟道层之间具有隔离层，所述隔离层用于阻挡电子在所述电荷俘获层与所述沟道层之间的迁移。

优选的，所述沟道孔的底部还具有外延半导体层；形成存储串于所述沟道孔内的具体步骤包括：

依次形成阻挡层、电荷俘获层和隧穿层，所述阻挡层覆盖于所述沟道孔侧壁表面及所述外延半导体层表面，所述电荷俘获层覆盖于所述阻挡层表面，所述隧穿层覆盖于所述电荷俘获层表面；

形成牺牲层于所述隧穿层表面；

刻蚀所述沟道孔的底部，形成至少贯穿所述牺牲层、隧穿层和所述电荷俘获层的开口，所述开口沿所述径向方向的宽度小于所述沟道孔；

沿所述开口氧化所述电荷俘获层的端部，形成所述隔离层。

优选的，所述开口贯穿所述牺牲层、隧穿层和所述电荷俘获层；形成所述隔离层之后还包括如下步骤：

刻蚀所述阻挡层及所述外延半导体层，形成凹槽于所述外延半导体层内；

去除所述牺牲层，暴露所述隧穿层；

形成覆盖于所述隧穿层、所述隔离层、所述阻挡层和所述凹槽内壁表面的沟道层。

优选的，形成至少暴露所述阻挡层的开口的具体步骤包括：

刻蚀所述沟道孔的底部，形成贯穿所述牺牲层、所述隧穿层、所述电荷俘获层、所述阻挡层并延伸至所述外延半导体层内的开口，以于所述外延半导体层内形成凹槽。

优选的，沿所述开口氧化所述电荷俘获层的端面的具体步骤包括：

沿所述开口氧化所述电荷俘获层的端面以及所述凹槽的内壁表面，形成所述隔离层以及覆盖于所述凹槽内壁表面的绝缘层。

优选的，形成所述隔离层之后还包括如下步骤：

刻蚀所述凹槽底部的所述绝缘层，暴露所述外延半导体层，残留于所述凹槽内壁侧面的绝缘层形成绝缘侧墙；

去除所述牺牲层，暴露所述隧穿层；

形成覆盖于所述隧穿层、所述隔离层、所述阻挡层、所述绝缘侧墙表面和所述凹槽内壁表面的沟道层。

优选的，暴露所述外延半导体层的具体步骤包括：

刻蚀所述凹槽底部的所述绝缘层和部分所述外延半导体层。

优选的，所述隔离层的材料为禁带宽度大于所述电荷俘获层的氧化物材料。

本发明提供的三维存储器及其制造方法，通过在存储串的沟道层与电荷俘获层之间设置隔离层，通过所述隔离层电性隔离所述沟道层和所述电荷俘获层，避免了所述沟道层与所述电荷俘获层之间的直接接触，阻挡了电荷在沟道层与电荷俘获层之间的迁移，增强了堆叠结构中冗余层阈值电压的稳定性，有效改善了三维存储器的编写和擦除性能。

附图说明

附图1是本发明第一具体实施方式中三维存储器的结构示意图；

附图2是图1虚线框中的局部放大图；

附图3是本发明第一具体实施方式中三维存储器的制造方法流程图；

附图4a-4f是本发明第一具体实施方式中在制造三维存储器时的主要工艺截面示意图；

附图5是本发明第二具体实施方式中三维存储器的结构示意图；

附图6a-6d是本发明第二具体实施方式中在制造三维存储器时的主要工艺截面示意图。

具体实施方式

下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。

第一具体实施方式

在3dnand等三维存储器中，作为其关键存储结构的存储单元是由存储串(即nand串)及其对应的栅极构成，其中，所述存储串包括沿沟道孔的径向方向依次叠置的阻挡层、电荷俘获层、隧穿层和沟道层。在所述沟道孔内完成所述阻挡层、所述电荷俘获层和所述隧穿层的沉积之后，通过刻蚀所述阻挡层、所述电荷俘获层和所述隧穿层来打开所述沟道孔的底部，暴露外延半导体层；然后再沉积所述沟道层，形成沟道通路。

随着市场对存储密度的要求不断提高，三维存储器中堆叠结构的堆叠层数不断增大，这就使得沟道孔的尺寸、堆叠结构中每一堆叠层的厚度相应缩减。在当前的三维存储器中，由于电荷俘获层与沟道层直接接触，会导致如下缺陷：一方面，由于沟道层的电荷束缚能力低，电荷俘获层中的电荷容易向沟道层逸出，长时间后会导致堆叠结构中下冗余层的阈值电压漂移，最终影响三维存储器编程和擦除性能的稳定性；另一方面，由于沟道层与电荷俘获层直接接触，反复的编程或者擦除操作容易造成空穴或者电子在电荷俘获层不断的富集或者不断的流失，从而也会对堆叠结构中下冗余层阈值电压的稳定性造成影响。

为了避免电荷俘获层与沟道层的直接接触，从而防止电荷在电荷俘获层与沟道层之间的迁移，最终改善三维存储器的电性能，本具体实施方式提供了一种三维存储器，附图1是本发明第一具体实施方式中三维存储器的结构示意图，附图2是图1虚线框中的局部放大图。本具体实施方式所述的三维存储器可以是但不限于3dnand存储器。如图1、图2所示，本具体实施方式提供的三维存储器，包括：

衬底10，所述衬底10上具有堆叠结构11以及沿垂直于所述衬底10的方向贯穿所述堆叠结构11的沟道孔21；

存储串，位于所述沟道孔21内，包括沿沟道孔21的径向方向依次叠置于所述沟道孔21表面的阻挡层201、电荷俘获层202、隧穿层203和沟道层204；

隔离层22，位于所述电荷俘获层202的底部侧端面与所述沟道层204之间，用于阻挡电子在所述电荷俘获层202与所述沟道层204之间的迁移。

具体来说，所述堆叠结构11包括沿垂直于所述衬底10的方向(即y轴方向)交替堆叠的层间绝缘层111和栅极层112。所述沟道孔21沿垂直于所述衬底10的方向贯穿所述堆叠结构11。所述三维存储器中的存储单元包括所述存储串及其对应的栅极，其中，构成所述存储串的所述阻挡层201、所述电荷俘获层202、所述隧穿层203和所述沟道层204沿所述沟道孔21的径向方向(即x轴方向)依次叠置于所述沟道孔21的内壁表面。

本具体实施方式通过在所述电荷俘获层202底部的侧端面与所述沟道层204之间设置所述隔离层22，通过所述隔离层22阻挡电子在所述电荷俘获层202与所述沟道层204之间的迁移，避免了所述电荷俘获层202与所述沟道层204之间的直接接触，防止了所述堆叠结构中下冗余层在编程和/或擦除的过程中出现阈值电压的漂移，有效改善了三维存储器的电学性能。

在本具体实施方式中，所述电荷俘获层202的底部侧端面是指，所述电荷俘获层202的底部朝向所述沟道层204的端面。

优选的，所述隔离层22的材料为禁带宽度大于所述电荷俘获层202的氧化物材料。例如，所述电荷俘获层202的材料为氮化硅，则所述隔离层22的材料可以为二氧化硅或者氮氧化硅。

优选的，所述三维存储器还包括：

外延半导体层12，位于所述沟道孔21的底部，所述外延半导体层12具有凹槽；

所述沟道层204覆盖所述凹槽的内壁表面，以与所述外延半导体层12电连接。

其中，所述外延半导体层12用作所述三维存储器的下选择管沟道。所述外延半导体层12的材料可以是但不限于硅。

优选的，所述电荷俘获层202包括覆盖于所述沟道孔21侧壁表面的第一子俘获层以及自所述第一子俘获层的底部沿所述径向方向朝向所述沟道孔21内部凸出的第二子俘获层；

所述隔离层22位于所述第二子俘获层朝向所述沟道层204的端面处。

优选的，所述阻挡层201包括位于所述沟道孔21侧壁表面与所述第一子俘获层之间的第一子阻挡层以及自所述第一子阻挡层的底部沿所述径向方向朝向所述沟道孔21内部凸出的第二子阻挡层；

所述隧穿层203包括覆盖于所述第一子俘获层表面的第一子隧穿层以及自所述第一子隧穿层的底部沿所述径向方向朝向所述沟道孔21内部凸出的第二子隧穿层；

所述隔离层22位于所述第二子阻挡层与所述第二子隧穿层之间。

具体来说，所述阻挡层201呈l型，其包括沿y轴方向延伸的第一子阻挡层和与所述第一子阻挡层电连接并沿x轴方向向所述沟道孔21的中心凸出的第二子阻挡层；所述电荷俘获层202也呈l型，其包括沿y轴方向延伸的第一子俘获层和与所述第一子俘获层电连接并沿x轴方向向所述沟道孔21的中心凸出的第二子俘获层；所述隧穿层203也呈l型，其包括沿y轴方向延伸的第一子隧穿层和与所述第一子隧穿层电连接并沿x轴方向向所述沟道孔21的中心凸出的第二子隧穿层。所述隔离层22夹设于所述第二子阻挡层与所述第二子隧穿层之间。

不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图3是本发明第一具体实施方式中三维存储器的制造方法流程图，附图4a-4f是本发明第一具体实施方式中在制造三维存储器时的主要工艺截面示意图，本具体实施方式制造的三维存储器的结构可参见图1、图2。如图1-图3、图4a-图4f所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：

步骤s31，提供一衬底10，所述衬底10上具有堆叠结构11以及沿垂直于所述衬底10的方向贯穿所述堆叠结构11的沟道孔21，如图4a所示；

步骤s32，形成存储串于所述沟道孔21内，所述存储串包括沿沟道孔21的径向方向依次叠置于所述沟道孔21表面的阻挡层201、电荷俘获层202、隧穿层203和沟道层204，所述电荷俘获层202的底部侧端面与所述沟道层204之间具有隔离层22，所述隔离层22用于阻挡电子在所述电荷俘获层202与所述沟道层204之间的迁移。

优选的，所述隔离层22的材料为禁带宽度大于所述电荷俘获层202的氧化物材料。

优选的，所述沟道孔21的底部还具有外延半导体层12；形成存储串于所述沟道孔21内的具体步骤包括：

依次形成阻挡层201、电荷俘获层202和隧穿层203，所述阻挡层201覆盖于所述沟道孔21侧壁表面及所述外延半导体层12表面，所述电荷俘获层202覆盖于所述阻挡层201表面，所述隧穿层203覆盖于所述电荷俘获层202表面；

形成牺牲层40于所述隧穿层203表面，如图4b所示；

刻蚀所述沟道孔21的底部，形成至少贯穿所述牺牲层40、隧穿层203和所述电荷俘获层202的开口41，所述开口41沿所述径向方向的宽度小于所述沟道孔21，如图4c所示；

沿所述开口41氧化所述电荷俘获层202的端部，形成所述隔离层22，如图4d所示。

本具体实施方式中所述开口41贯穿所述牺牲层40、隧穿层203和所述电荷俘获层202；形成所述隔离层22之后还包括如下步骤：

刻蚀所述阻挡层201及所述外延半导体层12，形成凹槽于所述外延半导体层12内，如图4e所示；

去除所述牺牲层40，暴露所述隧穿层203；

形成覆盖于所述隧穿层203、所述隔离层22、所述阻挡层201和所述凹槽内壁表面的沟道层204，如图4f所示。

具体来说，在得到如图4a所示的结构之后，可以采用化学气相沉积、物理气相沉积或者原子层沉积工艺沿所述沟道孔21依次沉积所述阻挡层201、所述电荷俘获层202、所述隧穿层203和所述牺牲层40。其中，所述阻挡层201的材料可以为氧化物材料，例如二氧化硅或者氮氧化硅；所述电荷俘获层202的材料可以为氮化硅；所述隧穿层203的材料可以为二氧化硅或者氮氧化硅。所述牺牲层40的材料可以为难以被氧化的致密绝缘材料，例如al2o3。且由于后续要通过刻蚀工艺去除牺牲层40，因此，所述牺牲层40的材料应该与所述隔离层22的材料之间具有较高的刻蚀选择比。之后，以所述阻挡层201作为刻蚀停止层，依次刻蚀所述牺牲层40、所述隧穿层203和所述电荷俘获层202，形成所述开口41。此时，所述电荷俘获层202的底部侧端面通过所述开口41暴露。由于所述开口41沿所述沟道孔21径向方向(即x轴方向)的尺寸小于步骤s31中形成的所述沟道孔21的尺寸，因此，在形成所述开口41之后，残留的所述电荷俘获层202和所述隧穿层203均呈l型。所述电荷俘获层202的底部侧端面为l型的所述电荷俘获层202的底部朝向所述沟道层204的端面。

本具体实施方式中，沿所述开口41氧化所述电荷俘获层202暴露的所述端部的方法可以是炉管氧化或者issg(in-situsteamgeneration，原位水汽生成)氧化。当所述电荷俘获层202的材料为氮化硅时，通过氧化生成的所述隔离层22的材料可以为氮化硅或者氮氧化硅。

当所述外延半导体层12的材料为单晶硅时，氧化过程也可能造成所述外延半导体层12表层的部分氧化，因此，在形成所述隔离层22之后，还要通过刻蚀工艺刻蚀所述开口41底部的所述阻挡层201以及部分所述外延半导体层12，去除所述外延半导体层12中被氧化的部分以及碎晶，形成所述凹槽。最后，去除所述牺牲层40，沉积多晶硅材料，形成与所述外延半导体层12电连接的沟道层204。

本具体实施方式提供的三维存储器及其制造方法，通过在存储串的沟道层与电荷俘获层之间设置隔离层，通过所述隔离层电性隔离所述沟道层和所述电荷俘获层，避免了所述沟道层与所述电荷俘获层之间的直接接触，阻挡了电荷在沟道层与电荷俘获层之间的迁移，增强了堆叠结构中冗余层阈值电压的稳定性，有效改善了三维存储器的编写和擦除性能。

第二具体实施方式

本具体实施方式提供了一种三维存储器及其制造方法，附图5是本发明第二具体实施方式中三维存储器的结构示意图。对于与第一具体实施方式相同之处，本具体实施方式不再赘述，以下主要叙述与第一具体实施方式的不同之处。

如图5所示，本具体实施方式提供的三维存储器，包括：

衬底50，所述衬底50上具有堆叠结构以及沿垂直于所述衬底50的方向贯穿所述堆叠结构的沟道孔；

存储串，位于所述沟道孔内，包括沿沟道孔的径向方向依次叠置于所述沟道孔表面的阻挡层521、电荷俘获层522、隧穿层523和沟道层524；

隔离层53，位于所述电荷俘获层522的底部侧端面与所述沟道层524之间，用于阻挡电子在所述电荷俘获层522与所述沟道层524之间的迁移。

优选的，所述三维存储器还包括：

外延半导体层55，位于所述沟道孔的底部，所述外延半导体层55具有凹槽；

所述沟道层524覆盖所述凹槽的内壁表面，以与所述外延半导体层55电连接。

本具体实施方式所述凹槽的内壁侧面具有一绝缘侧墙54，所述绝缘侧墙54的顶面与所述阻挡层521的底面接触；

所述沟道层524至少覆盖所述绝缘侧墙54表面及所述凹槽的内壁底面。

优选的，在沿所述沟道孔的径向方向上，所述绝缘侧墙的宽度小于所述隔离层的宽度。

优选的，所述凹槽的内壁侧面具有台阶；

所述绝缘侧墙位于所述台阶的上表面。

本具体实施方式通过在位于所述外延半导体层55的凹槽的内壁侧表面形成所述绝缘侧墙54，避免了在形成所述隔离层53的过程中对所述外延半导体层55造成损伤，从而确保了后续形成的所述沟道层524的均匀性，进一步改善了三维存储器的电性能。

在制造本具体实施方式提供的所述三维存储器的过程中，在完成所述阻挡层521、所述电荷俘获层522、所述隧穿层523和所述牺牲层60的沉积之后，形成至少暴露所述阻挡层521的开口的具体步骤包括：

刻蚀所述沟道孔的底部，形成贯穿所述牺牲层60、所述隧穿层523、所述电荷俘获层522、所述阻挡层521并延伸至所述外延半导体层53内的开口61，以于所述外延半导体层55内形成凹槽。

与第一具体实施方式不同，本具体实施方式在形成所述隔离层53之前，通过所述开口61去除所述沟道孔底部的部分所述牺牲层60、部分所述隧穿层523、部分所述电荷俘获层522、部分所述阻挡层521和部分所述外延半导体层55，即直接打开所述外延半导体层55，暴露所述电荷俘获层522的底部侧端面、所述阻挡层521的底部侧端面以及部分所述外延半导体层55。

优选的，沿所述开口61氧化所述电荷俘获层522的端部的具体步骤包括：

沿所述开口氧化所述电荷俘获层的端部以及所述凹槽的内壁表面，形成所述隔离层53以及覆盖于所述凹槽内壁表面的绝缘层62。

优选的，形成所述隔离层53之后还包括如下步骤：

刻蚀所述凹槽底部的所述绝缘层62，暴露所述外延半导体层55，残留于所述凹槽内壁侧面的绝缘层形成绝缘侧墙54；

去除所述牺牲层60，暴露所述隧穿层523；

形成覆盖于所述隧穿层523、所述隔离层53、所述阻挡层521、所述绝缘侧墙54表面和所述凹槽内壁表面的沟道层524。

本具体实施方式在去除所述牺牲层60的过程中，由于所述绝缘侧墙54的保护，避免了在位于所述阻挡层521下方的所述外延半导体层55中形成小空洞，防止了对所述外延半导体层55造成损伤，确保了后续形成的所述沟道层524的均匀性。

优选的，暴露所述外延半导体层55的具体步骤包括：

刻蚀所述凹槽底部的所述绝缘层62和部分所述外延半导体层55。

具体来说，通过刻蚀所述凹槽底部的所述绝缘层62和部分所述外延半导体层55，使得所述凹槽的深度向所述外延半导体层55内部进一步延伸，最终形成的所述凹槽内壁侧面的上半部分为所述绝缘侧墙、下半部分为暴露的所述外延半导体层55，从而增大了了所述沟道层524与所述外延半导体层55的接触面积，进一步改善了三维存储器的电性能。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。