一种半导体结构及其制作方法与流程

本发明属于半导体集成电路技术领域，涉及一种半导体结构及其制作方法。

背景技术：

快闪存储器(flashmemory，简称闪存)是一种非易失性存储器(non-volatilememory，简称nvm)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，动态随机存取存储器(dynamicrandomaccessmemory，简称dram)、静态随机存取存储器(staticrandomaccessmemory，简称sram)则是易失性存储器(volatilememory，vm)，电源关掉，所存储的数据会消失。

闪存依存储单元(memorycell)结构的不同区分为norflash及nandflash二种，norflash具有较快的读取速度，但写入及擦除则较慢，其容量也远小于nandflash，但norflash可存取至任何选定的字节。一般ic内之嵌入式闪存(embeddedflash)均为norflash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行(execute-in-place，xip)的代码。norflash存储单元大小比nandflash大很多，也由于存储单元的结构，norflash在本质上比nandflash可靠。nandflash的读取速度稍慢，但写入及擦除则相对较norflash快很多，ic容量可达128gb以上，但它无法存取至特定的字节，而是以小块(page)方式处理数据。nandflash通常被用来作为大量数据存储器，现在市面上gb(gigabyte)级的u盘(usbflashdrive)及ssd固态硬盘(solidstatedrive/disk)均使用nandflash。

平面结构的nand闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3dnand技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

三维存储器件通常会包括一个或多个片(plane)存储区。在片存储区的两侧通常会设置有对称的用于引出栅极的连接区域。通常，连接区域具有阶梯(stair-step，简称ss)形状。片存储区和连接区域通常会分割成多个区块(block)，形成多个块(block)存储区。现有的3dnand技术是用栅线分隔(gatelinesplit，简称gls)来分隔区块的。现有的区块(或字线(wl))的长度较长，而截面积相对较小，导致字线的电阻较大。由于每个区块中包括多个存储单元，一个存储单元出现问题将导致整个区块死掉，因此，区块长度长会导致整个区块死掉的可能性较大。此外，一般情况下，多个块存储区使用同一侧的连接区域引出栅极，这样，只有一侧的连接区域及该连接区域中的接触是有用的，进行连线，而另一侧的连接区域是无用的，作为虚拟(dummy)区域，导致单元面积的利用率降低。

因此，如何提供一种新的半导体结构及其制作方法，以降低字线电阻，提升产品良率，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中三维存储器件的字线电阻高，产品良率较低的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：

衬底；

栅极堆叠结构，位于所述衬底上，所述栅极堆叠结构划分为沿第一方向依次设置的第一连接区、核心区及第二连接区；

第一栅线分隔结构，在所述第一连接区、所述核心区及所述第二连接区中沿所述第一方向延伸，以在所述第一连接区中划分出多个第一块连接区，在所述核心区中划分出多个块存储区，在所述第二连接区中划分出多个第二块连接区；

第二栅线分隔结构，在所述核心区中沿第二方向延伸，以将所述块存储区划分为第一块存储区与第二块存储区，所述第一块存储区连接于所述第一块连接区，所述第二块存储区连接于所述第二块连接区。

可选地，所述第一方向与所述第二方向相互垂直。

可选地，在所述第一方向上，所述第一块存储区的长度与所述第二块存储区的长度相等。

可选地，所述第一块存储区中设有至少一第一子栅线分隔结构，所述第二块存储区中设有至少一第二子栅线分隔结构，所述第一块连接区中设有至少一第三子栅线分隔结构，所述第二块连接区中设有至少一第四子栅线分隔结构，其中，所述第一子栅线分隔结构、所述第二子栅线分隔结构、所述第三子栅线分隔结构及所述第四子栅线分隔结构均往所述第一方向延伸，且所述第一子栅线分隔结构与所述第三子栅线分隔结构相互错开互不连接，所述第二子栅线分隔结构与所述第四子栅线分隔结构相互错开互不连接。

可选地，至少一所述第一子栅线分隔结构与至少一所述第二子栅线分隔结构相互连接。

可选地，所述第一子栅线分隔结构与所述第二子栅线分隔结构的数量相等。

可选地，所述第三子栅线分隔结构的数量大于所述第一子栅线分隔结构的数量，所述第四子栅线分隔结构的数量大于所述第二子栅线分隔结构的数量。

可选地，在所述第一方向上，所述第一块存储区的长度大于所述第一块连接区的长度，所述第二块存储区的长度大于所述第二块连接区的长度。

可选地，在所述第一方向上，所述第一块存储区的长度范围是2.5mm-4.5mm。

可选地，所述第一栅线分隔结构及所述第二栅线分隔结构均包括导电墙及包围所述导电墙侧壁的绝缘层，所述导电墙的底端连接于所述衬底。

可选地，所述第一块存储区及所述第二块存储区中均设置有多个垂直沟道结构，所述第一块连接区与所述第二块连接区中均设有多个虚拟垂直沟道结构及多个接触部。

可选地，所述第一块存储区及所述第二块存储区中，至少有一个邻近所述第二栅线分隔结构的所述垂直沟道结构作为虚拟沟道。

可选地，所述栅极堆叠结构在所述第一连接区及所述第二连接区均包括阶梯结构。

本发明还提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底；

形成栅极堆叠结构于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的第一连接区、核心区及第二连接区；

形成第一栅线分隔结构于第二栅线分隔结构，所述第一栅线分隔结构在所述第一连接区、所述核心区及所述第二连接区中沿所述第一方向延伸，以在所述第一连接区中划分出多个第一块连接区，在所述核心区中划分出多个块存储区，在所述第二连接区中划分出多个第二块连接区；所述第二栅线分隔结构在所述核心区中沿第二方向延伸，以将所述块存储区划分为第一块存储区与第二块存储区，所述第一块存储区连接于所述第一块连接区，所述第二块存储区连接于所述第二块连接区。

可选地，所述第一方向与所述第二方向相互垂直。

可选地，在所述第一方向上，所述第一块存储区的长度与所述第二块存储区的长度相等。

可选地，还包括：

形成至少一第一子栅线分隔结构于所述第一块存储区中；

形成至少一第二子栅线分隔结构于所述第二块存储区中；

形成至少一第三子栅线分隔结构于所述第一块连接区中；

形成至少一第四子栅线分隔结构于所述第二块连接区中，其中，所述第一子栅线分隔结构、所述第二子栅线分隔结构、所述第三子栅线分隔结构及所述第四子栅线分隔结构均往所述第一方向延伸，且所述第一子栅线分隔结构与所述第三子栅线分隔结构相互错开互不连接，所述第二子栅线分隔结构与所述第四子栅线分隔结构相互错开互不连接。

可选地，还包括：

形成多个垂直沟道结构于所述第一块存储区及所述第二块存储区中；

形成多个虚拟垂直沟道结构及多个接触部于所述第一块连接区与所述第二块连接区中。

可选地，所述第一块存储区及所述第二块存储区中，至少有一个邻近所述第二栅线分隔结构的所述垂直沟道结构作为虚拟沟道。

可选地，还包括形成阶梯结构于所述栅极堆叠结构的所述第一连接区及所述第二连接区。

如上所述，本发明的半导体结构及其制作方法通过在核心区增加沿第二方向延伸的第二栅线分隔结构，从而将由第一栅线分隔结构划分的块存储区进一步划分为第一块存储区与第二块存储区，在保证存储面积的条件下，使得字线的长度减半或减少，可以降低字线的电阻。而区块的长度减少，降低了区块失效的概率，有利于产品良率的提升。此外，第一块存储区与第二块存储区分别与左右两侧的第一块连接区与第二块连接区连接，从而可以将片存储区两端的连接区都利用起来，分别通过设置于片存储区两端的连接区的接触部控制两端的块存储区，从而提高器件的面积利用率。

附图说明

图1显示为一典型的半导体结构的俯视图。

图2显示为本发明的半导体结构在一实施例中的俯视图。

图3显示为本发明的半导体结构由第一栅线分隔结构划分的区域布局图。

图4显示为本发明的半导体结构由第一、第二栅线分隔结构划分的区域布局图。

图5显示为图2中第一虚线框m所示区域的放大图。

图6显示为图2中第二虚线框n所示区域的放大图。

图7显示为本发明的半导体结构在一实施例中的局部剖面图。

图8显示为本发明的半导体结构在另一实施例中的局部剖面图。

图9显示为本发明的半导体结构的制作方法在一实施例中的工艺流程图。

元件标号说明

100a第一连接区

100b核心区

100c第二连接区

101栅线分隔结构

102第一子栅线分隔结构

103第二子栅线分隔结构

200a第一连接区

200b核心区

200c第二连接区

201第一栅线分隔结构

202第二栅线分隔结构

203第一块连接区

204块存储区

204a第一块存储区

204b第二块存储区

205第二块连接区

206第一子栅线分隔结构

207第二子栅线分隔结构

208第三子栅线分隔结构

209第四子栅线分隔结构

210垂直沟道结构

211虚拟垂直沟道结构

212接触部

213虚拟沟道

214衬底

215栅极层

216介电层

217连接柱

218介质柱

219沟道材料层

220信息储存层

221第一连接部

222导电墙

223绝缘层

224第二连接部

w1第一块存储区的长度

w2第一块连接区的长度

w3第二块存储区的长度

w4第二块连接区的长度

m第一虚线框

n第二虚线框

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图9。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，显示为一半导体结构的俯视图，该半导体结构可以是三维存储器件，例如3dnand，包括核心区100b及分别位于所述核心区100b相对两侧的第一连接区100a与第二连接区100b，所述核心区100b是包括存储单元的区域，所述第一连接区100a与第二连接区100b是包含字线连接电路的区域。所述核心区100b中具有多个垂直沟道结构，所述第一连接区100a与第二连接区100中具有多个虚拟(dummy)垂直沟道结构及多个接触部。所述虚拟垂直沟道结构可以作为机械支撑部件，防止存储器件坍塌，所述接触部可以用于将存储单元的栅极引出。

在所述核心区100b、所述第一连接区100a及第二连接区100b中设有多个沿同一方向延伸的栅线分隔结构101，以将所述核心区100b所形成的片(plane)存储区划分为多个块(block)存储区，将所述第一连接区100a与第二连接区100b划分为多个块连接区。多个块存储区均使用同一侧的连接区域引出栅极。

在所述块连接区中还可以进一步设有多个第一子栅线分隔结构102，在所述块存储区中还可以进一步设有多个第二子栅线分隔结构103。

在图1所示的结构中，每个块存储区的长度较长，字线电阻较大，且由于多个块存储区均使用同一侧的连接区域引出栅极，所述第一连接区100a与第二连接区100b其中之一成为虚设。如图2所示，为了解决上述问题，实施例一提供一种半导体结构。

实施例一

本实施例提供一种半导体结构，请参阅图2，显示为该半导体结构的俯视图，包括衬底、栅极堆叠结构、第一栅线分隔结构201及第二栅线分隔结构202，其中，所述栅极堆叠结构位于所述衬底上，并划分为沿第一方向依次设置的第一连接区200a、核心区200b及第二连接区200c。本实施例中，所述第一方向显示为图2中所示x方向。

请参阅图3，显示为图2所示半导体结构由所述第一栅线分隔结构201划分的区域布局图。具体的，所述第一栅线分隔结构201在所述第一连接区200a、所述核心区200b及所述第二连接区200c中沿所述第一方向延伸，以在所述第一连接区200a中划分出多个第一块连接区203，在所述核心区200b中划分出多个块存储区204，在所述第二连接区200c中划分出多个第二块连接区205。

请参阅图4，显示为图2所示半导体结构由所述第一栅线分隔结构201及第二栅线分隔结构202划分的区域布局图。具体的，所述第二栅线分隔结构202在所述核心区200b中沿第二方向延伸，以进一步将所述块存储区204划分为第一块存储区204a与第二块存储区204b，其中，所述第一块存储区204a连接于所述第一块连接区203，所述第二块存储区204b连接于所述第二块连接区205。本实施例中，所述第二方向显示为图2中所示y方向，所述第一方向与所述第二方向相互垂直。在其它实施例中，所述第二栅线分隔结构202也可以与所述第一栅线分隔结构201呈其它角度交叉，此处不应过分限制本发明的保护范围。

作为示例，在所述第一方向上，所述第一块存储区的长度w1与所述第二块存储区w2的长度相等。也就是说，所述第二栅线分隔结构202将所述块存储区204平均划分为左右两部分。在其它实施例中，所述第二栅线分隔结构202也可以偏离所述核心区200b的中心，将所述块存储区204划分为长度或面积不相等的两部分，此处不应过分限制本发明的保护范围。

本发明的半导体结构由于在核心区中增加了沿第二方向延伸的第二栅线分隔结构，从而将由第一栅线分隔结构划分的块存储区进一步划分为第一块存储区与第二块存储区，使得字线的长度减半或减少，可以降低字线的电阻。例如现有的区块(或字线(wl))的长度将近6mm，而截面积只有导致字线的电阻较大。而在本发明的一实施例中，所述第一块存储区的长度w1范围是2.5mm-4.5mm，使得字线电阻大幅降低。并且区块的长度减半或减少，降低了区块失效的概率，有利于产品良率的提升。此外，第一块存储区与第二块存储区分别与左右两侧的第一块连接区与第二块连接区连接，从而可以将片存储区两端的连接区都利用起来，分别通过设置于片存储区两端的连接区的接触部控制两端的块存储区，从而提高器件的面积利用率。

作为示例，在所述第一方向上，所述第一块存储区的长度w1大于所述第一块连接区的长度w2，所述第二块存储区的长度w3大于所述第二块连接区的长度w4。本实施例中，在所述第一方向上，所述第一块存储区的长度w1范围是2.5mm-4.5mm。在其它实施例中，所述第一块存储区的长度w1的范围可以根据需要进行调整，此处不应过分限制本发明的保护范围。

请参阅图5及图6，分别显示为图2中第一虚线框m所示区域的放大图与图2中第二虚线框n所示区域的放大图。本实施例中，所述第一块存储区204a及所述第二块存储区204b中均设置有多个垂直沟道结构210，所述第一块连接区203与所述第二块连接区205中均设有多个虚拟垂直沟道结构211及多个接触部212。对于3dnand存储结构来说，所述核心区200b中的一个所述垂直沟道结构210为一nand存储串中的多个存储单元所共用。所述第一块连接区203与所述第二块连接区205中的多个所述虚拟垂直沟道结构211不提供存储功能，而是用于提供机械支撑，防止存储器件坍塌。所述第一块连接区203与所述第二块连接区205中的多个所述接触部212用于引出存储单元的栅极。

需要指出的是，对于存储性能要求较高的器件，为了避免边缘效应，所述第一块存储区204a及所述第二块存储区204b中，可以至少有一个邻近所述第二栅线分隔结构202的所述垂直沟道结构作为虚拟沟道213(如图6所示)。当然，在其它实施例中，若对于存储器件的存储性能要求不高，邻近所述第二栅线分隔结构202的所述垂直沟道结构也可以作为正常的垂直沟道结构，此处不应过分限制本发明的保护范围。

请参阅图7，显示为所述半导体结构的一种局部剖面图，需要指出的是，图7为简化作图，仅示出了两个垂直沟道结构210。

具体的，所述栅极堆叠结构位于所述衬底214上。所述衬底包括但不限于si、ge、sige、sic、iii-v族化合物、绝缘体上硅(soi)等半导体衬底。所述栅极堆叠结构包括在垂直方向(垂直于所述衬底214的延伸面)上堆叠的多个栅极层215，相邻栅极层215之间通过介电层216隔离。本实施例中，所述栅极堆叠结构的顶层与底层亦均包括所述介电层216。

作为示例，所述栅极层215采用导电材料，包括但不限于钨(w)、钴(co)、铜(cu)、铝(al)、掺杂多晶si(多晶硅)、掺杂单晶si、硅化物中的任意一种或其任意组合。所述介电层216采用绝缘材料，包括但不限于氧化硅、氮化硅、氮氧化硅中的任意一种或其任何组合。本实施例中，所述栅极层215包括w金属层，所述介电层包括二氧化硅层。

作为示例，所述垂直沟道结构210上下贯穿所述栅极堆叠结构，包括介质柱218、环绕所述介质柱218的沟道材料层219及环绕所述沟道材料层的信息储存层220。本实施例中，所述垂直沟道结构210上端还连接有第一连接部221。

作为示例，所述第二栅线分隔结构202上下贯穿所述栅极堆叠结构，包括导电墙222及包围所述导电墙222侧壁的绝缘层223，所述导电墙222的底端连接于所述衬底214。所述第一栅线分隔结构201的具体结构与所述第二栅线分隔结构202大致相同。所述导电墙222用于引出所述衬底214，作为块存储区内多个存储串的公共源极触点。所述绝缘层223用于隔离所述导电墙222与所述栅极堆叠结构。本实施例中，所述第二栅线分隔结构202上端还连接有第二连接部224。

作为示例，所述栅极堆叠结构在所述第一连接区200a及所述第二连接区200c均包括阶梯结构(图7仅示出了一侧的阶梯结构)，所述阶梯结构暴露出各个所述栅极层215，以便通过设置于阶梯台阶台面上的连接柱217将所述栅极层215引出。

作为示例，在图7中，所述栅极堆叠结构包括8层所述栅极层215，所述阶梯结构的每一台阶仅包括一层所述栅极层215，所述阶梯结构具有8级台阶。在其它实施例中，所述栅极堆叠结构也可以包括其它数目的所述栅极层215，例如16层、32层、64层、96层、128层等，此处不应过分限制本发明的保护范围。所述阶梯结构的台阶数目可以与栅极层的数目相对应，也可以少于对于所述栅极层的数目。

作为示例，请继续参阅图2并结合图4，所述第一块存储区204a中设有至少一第一子栅线分隔结构206，所述第二块存储区204b中设有至少一第二子栅线分隔结构207，所述第一块连接区203中设有至少一第三子栅线分隔结构208，所述第二块连接区205中设有至少一第四子栅线分隔结构209，其中，所述第一子栅线分隔结构206、所述第二子栅线分隔结构207、所述第三子栅线分隔结构208及所述第四子栅线分隔结构209均往所述第一方向延伸，且所述第一子栅线分隔结构206与所述第三子栅线分隔结构208相互错开互不连接，所述第二子栅线分隔结构207与所述第四子栅线分隔结构209相互错开互不连接。

在所述第一块存储区204a中设置所述第一子栅线分隔结构206，在所述第二块连接区205中设置所述第四子栅线分隔结构209的目的是为了降低工艺难度。因为台阶数目越多，工艺难度越大。为了降低工艺难度，当栅极层数目较多时，可以通过设置子栅线分隔结构将块连接区分为几部分，每部分分别错位暴露出各层台阶，例如当栅极层数目为32层时，若将块连接区分为四部分，第一部分分别暴露出第1、5、9、13、17、21、25、29层栅极层，第二部分分别暴露出第2、6、10、14、18、22、26、30层栅极层，第三部分分别暴露出第3、7、11、15、19、23、27、31层台阶，第四部分分别暴露出第4、8、12、16、20、24、28、32层台阶，这样每一部分均只有八级台阶，至少有一级台阶包括四层栅极层。相对于直接形成连续的32层台阶的方案，工艺更为简单。而所述第一子栅线分隔结构206与所述第三子栅线分隔结构208相互错开互不连接，所述第二子栅线分隔结构207与所述第四子栅线分隔结构209相互错开互不连接，可以使得位于同一层上的栅极层是互相电连接的。

请参阅图8，显示为所述半导体结构在另一实施例中的局部剖面图，除了最底层台阶，其它台阶均包含3层栅极层。

作为示例，为了布局对称，至少一所述第一子栅线分隔结构206与至少一所述第二子栅线分隔结构207相互连接。所述第一子栅线分隔结构206与所述第二子栅线分隔结构207的数量相等。

作为示例，所述第三子栅线分隔结构的数量208大于所述第一子栅线分隔结构206的数量，所述第四子栅线分隔结构209的数量大于所述第二子栅线分隔结构207的数量。

本发明的半导体结构通过在核心区增加沿第二方向延伸的第二栅线分隔结构，从而将由第一栅线分隔结构划分的块存储区进一步划分为第一块存储区与第二块存储区，在存储区域面积与连接区域的比例最大化或合理配置以兼顾大的存储面积与较低的工艺难度的基础上，使得字线的长度减半，可以降低字线的电阻。而区块的长度减半，降低了区块失效的概率，有利于产品良率的提升。此外，第一块存储区与第二块存储区分别与左右两侧的第一块连接区与第二块连接区连接，从而可以将片存储区两端的连接区都利用起来，分别通过设置于片存储区两端的连接区的接触部控制两端的块存储区，从而提高器件的面积利用率。

实施例二

本实施例中提供一种半导体结构的制作方法，请参阅图9，显示为该方法的工艺流程图，包括以下步骤：

提供一衬底；

形成栅极堆叠结构于所述衬底上，所述栅极堆叠结构包括沿第一方向依次设置的第一连接区、核心区及第二连接区；

形成第一栅线分隔结构与第二栅线分隔结构，所述第一栅线分隔结构在所述第一连接区、所述核心区及所述第二连接区中沿所述第一方向延伸，以在所述第一连接区中划分出多个第一块连接区，在所述核心区中划分出多个块存储区，在所述第二连接区中划分出多个第二块连接区，所述第二栅线分隔结构在所述核心区中沿第二方向延伸，以将所述块存储区划分为第一块存储区与第二块存储区，所述第一块存储区连接于所述第一块连接区，所述第二块存储区连接于所述第二块连接区。

本实施例中，所述第一方向显示为图2中所示x方向，所述第二方向显示为图2中所述y方向，所述第一方向与所述第二方向相互垂直。在其它实施例中，所述第二栅线分隔结构也可以与所述第一栅线分隔结构呈其它角度交叉，此处不应过分限制本发明的保护范围。

作为示例，所述衬底包括但不限于si、ge、sige、sic、iii-v族化合物、绝缘体上硅(soi)等半导体衬底。

作为示例，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在所述衬底上交替沉积介电层与牺牲层，并采用栅极层替换所述牺牲层以得到所述栅极堆叠结构。所述栅极层的数目可以根据需要进行调整，例如为8层、16层、32层、64层、96层、128层等。相邻栅极层之间通过所述介电层隔离。本实施例中，所述栅极堆叠结构的顶层与底层亦均包括所述介电层。

作为示例，所述第一栅线分隔结构与所述第二栅线分隔结构是同步形成的，这样只需对掩膜版稍加修改，而无需增加掩膜版数量。

具体的，所述第一栅线分隔结构与所述第二栅线分隔结构是通过在栅线分隔槽中填充分隔材料得到的。所述栅线分隔槽还同时作为所述牺牲层的去除通道及所述栅极层的形成原料的入口。换句话说，所述栅线分隔槽的形成是在所述栅极层的形成之前，而所述分隔材料的填充是在所述栅极层的形成之后。

具体的，先在由所述介质层与所述牺牲层所构成的叠层结构中刻蚀得到所述栅线分隔槽，利用所述栅线分隔槽作为蚀刻剂的入口，将所述牺牲层蚀刻去除，然后通过所述栅线分隔槽填充所述介质层之间的空间，得到所述栅极层，接着重新打开所述栅线分隔槽，并在所述栅线分隔槽中填充分隔材料以得到所述第一栅线分隔结构与第二分隔结构。

作为示例，所述分隔材料包括依次沉积于所述栅线分隔槽中的绝缘层与导电墙。所述导电墙用于引出所述衬底，作为块存储区内多个存储串的公共源极触点。所述绝缘层用于隔离所述导电墙与所述栅极堆叠结构。

作为示例，在所述第一方向上，所述第一块存储区的长度与所述第二块存储区的长度相等。也就是说，所述第二栅线分隔结构将所述块存储区平均划分为左右两部分。在其它实施例中，所述第二栅线分隔结构也可以偏离所述核心区的中心，将所述块存储区划分为长度或面积不相等的两部分，此处不应过分限制本发明的保护范围。

需要指出的是，在其它实施例中，所述第一栅线分隔结构与所述第二栅线分隔结构也可以分步形成。例如先形成所述第一栅线分隔结构，然后在所述栅线堆叠结构中形成往所述第二方向延伸的栅线分隔槽，并在该栅线分隔槽中填充分隔材料，得到往所述第二方向延伸的所述第二栅线分隔结构。

作为示例，所述半导体结构的制作方法还包括以下步骤：

形成至少一第一子栅线分隔结构于所述第一块存储区中；

形成至少一第二子栅线分隔结构于所述第二块存储区中；

形成至少一第三子栅线分隔结构于所述第一块连接区中；

形成至少一第四子栅线分隔结构于所述第二块连接区中，其中，所述第一子栅线分隔结构、所述第二子栅线分隔结构、所述第三子栅线分隔结构及所述第四子栅线分隔结构均往所述第一方向延伸，且所述第一子栅线分隔结构与所述第三子栅线分隔结构相互错开互不连接，所述第二子栅线分隔结构与所述第四子栅线分隔结构相互错开互不连接。

具体的，在所述第一块存储区中形成所述第一子栅线分隔结构，在所述第二块连接区中形成所述第四子栅线分隔结构的目的是为了降低工艺难度。因为台阶数目越多，工艺难度越大。为了降低工艺难度，当栅极层数目较多时，可以通过设置子栅线分隔结构将块连接区分为几部分，每部分分别错位暴露出各层台阶，例如当栅极层数目为32层时，若将块连接区分为四部分，第一部分分别暴露出第1、5、9、13、17、21、25、29层栅极层，第二部分分别暴露出第2、6、10、14、18、22、26、30层栅极层，第三部分分别暴露出第3、7、11、15、19、23、27、31层台阶，第四部分分别暴露出第4、8、12、16、20、24、28、32层台阶，这样每一部分均只有八级台阶，至少有一级台阶包括四层栅极层。相对于直接形成连续的32层台阶的方案，工艺更为简单。而所述第一子栅线分隔结构与所述第三子栅线分隔结构相互错开互不连接，所述第二子栅线分隔结构与所述第四子栅线分隔结构相互错开互不连接，可以使得位于同一层上的栅极层是互相电连接的。

作为示例，还包括以下步骤：

形成多个垂直沟道结构于所述第一块存储区及所述第二块存储区中；

形成多个虚拟垂直沟道结构及多个接触部于所述第一块连接区与所述第二块连接区中。

具体的，对于3dnand存储结构来说，所述核心区中的一个所述垂直沟道结构为一nand存储串中的多个存储单元所共用。所述第一块连接区与所述第二块连接区中的多个所述虚拟垂直沟道结构不提供存储功能，而是用于提供机械支撑，防止存储器件坍塌。所述第一块连接区与所述第二块连接区中的多个所述接触部用于引出存储单元的栅极。

作为示例，所述垂直沟道结构可以通过在由所述介质层与牺牲层所构成的叠层结构中刻蚀形成沟道孔，并填充沟道孔得到。

作为示例，还包括形成阶梯结构于所述栅极堆叠结构的所述第一连接区及所述第二连接区的步骤。所述阶梯结构可以通过在由所述介质层与牺牲层所构成的叠层结构的相对两侧或四侧使用修剪刻蚀工艺得到多级台阶，并采用栅极层替换所述牺牲层得到。所述阶梯结构暴露出各个所述栅极层，以便通过设置于阶梯台阶台面上的连接柱或接触部将所述栅极层引出。

需要指出的是，上述各步骤的顺序可以灵活调整，此处不应过分限制本发明的保护范围。

综上所述，本发明的半导体结构及其制作方法通过在核心区增加沿第二方向延伸的第二栅线分隔结构，从而将由第一栅线分隔结构划分的块存储区进一步划分为第一块存储区与第二块存储区，在保证存储面积的条件下，使得字线的长度减半或减少，可以降低字线的电阻。而区块的长度减半，降低了区块失效的概率，有利于产品良率的提升。此外，第一块存储区与第二块存储区分别与左右两侧的第一块连接区与第二块连接区连接，从而可以将片存储区两端的连接区都利用起来，分别通过设置于片存储区两端的连接区的接触部控制两端的块存储区，从而提高器件的面积利用率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。