一种集成金属氧化物半导体的混合PiN肖特基二极管的制作方法

本发明属于微电子技术领域，具体涉及一种集成金属氧化物半导体的混合pin肖特基二极管。

背景技术：

随着微电子技术的发展，半导体材料碳化硅具有的较大禁带宽度，较高临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性被广泛应用于半导体器件的制作，尤其适合于制作高温、高压、大功率及抗辐照的半导体器件。半导体器件作为电力电子器件，具有导通电阻小、漏电流小、开关时间短、抗浪涌能力强等特点，被广泛应用于电路中。

传统的槽型结构的肖特基二极管，每个沟槽处都是p型区，每个沟槽两侧都有侧壁。

由于传统的槽型结构的肖特基二极管正向导通时导通电阻较大，漏电流较大，同时击穿特性较差。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种集成金属氧化物半导体的混合pin肖特基二极管。本发明要解决的技术问题通过以下技术方案实现：

一种集成金属氧化物半导体的混合pin肖特基二极管，包括：

n⁺衬底层；

漂移层，位于所述n⁺衬底层上，所述漂移层的表面至少包括两个沟槽及处于相邻两个所述沟槽之间的一个凸起结构；

p型区，包括：沟槽底部p型区和沟槽侧壁p型区，其中，所述沟槽侧壁p型区的第一侧边与所述沟槽的第一侧壁、所述沟槽底部p型区的第一侧边相互贴合，所述沟槽底部p型区的顶端、所述沟槽侧壁p型区的顶端分别与所述沟槽的底部、所述凸起结构的底部相互贴合；

二氧化硅层，包括：纵向二氧化硅层和横向二氧化硅层，所述横向二氧化硅层设置于所述沟槽上，且与所述沟槽的第二侧壁相互贴合，所述纵向二氧化硅层设置于所述横向二氧化硅层上，且所述纵向二氧化硅层与所述沟槽的第二侧壁相互贴合；

金属层，位于所述漂移层的表面、所述p型区、所述纵向二氧化硅层、所述横向二氧化硅层上，且一部分所述金属层与所述二氧化硅层、所述漂移层的表面形成金属氧化物半导体；

金属区域，位于所述金属层的表面。

在本发明的一个实施例中，所述横向二氧化硅层的宽度等于所述沟槽的宽度减去所述沟槽底部p型区的宽度。

在本发明的一个实施例中，所述纵向二氧化硅层的高度等于所述沟槽的高度减去所述横向二氧化硅层的高度。

在本发明的一个实施例中，所述金属层包括：第一部分金属层、第二部分金属层、第三部分金属层，其中，

所述第一部分金属层与所述沟槽侧壁p型区、所述凸起结构相互贴合后剩余部分的所述凸起结构的表面形成肖特基接触区；

所述第二部分金属层分别与所述沟槽底部p型区、所述沟槽侧壁p型区的顶端形成第一欧姆接触区、第二欧姆接触区。

在本发明的一个实施例中，所述第三部分金属层分别淀积于所述纵向二氧化硅层、所述横向二氧化硅层的顶端形成第一金属层、第二金属层，其中，所述第一金属层、所述第二金属层、所述二氧化硅层、所述漂移层的表面，形成所述金属氧化物半导体。

在本发明的一个实施例中，所述沟槽侧壁p型区的高度等于所述沟槽的高度与所述沟槽底部p型区的高度之和。

在本发明的一个实施例中，所述沟槽底部p型区的宽度≤所述沟槽的宽度。

在本发明的一个实施例中，所有所述沟槽底部p型区的宽度、高度对应相等。

在本发明的一个实施例中，所有所述沟槽侧壁p型区的宽度、高度对应相等。

本发明的有益效果：

本发明采用沟槽底部p型区与沟槽侧壁p型区的半沟槽离子注入的混合结构，并在所述纵向二氧化硅层、所述横向二氧化硅层的顶端淀积金属后形成金属氧化物半导体，该结构使得所述肖特基二极管正向导通电阻减小的同时，漏电流也会减小，击穿特性也得到改善。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种集成金属氧化物半导体的混合pin肖特基二极管结构示意图；

图2是本发明实施例提供的另一种集成金属氧化物半导体的混合pin肖特基二极管结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1是本发明实施例提供的一种集成金属氧化物半导体的混合pin肖特基二极管结构示意图。

本发明实施例提供了一种集成金属氧化物半导体的混合pin肖特基二极管，包括：

n⁺衬底层1，其中，所述n⁺衬底层1是高掺杂的n型碳化硅，所述n型碳化硅是磷材料与碳化硅材料的掺杂，其磷材料的掺杂浓度为≥1×10¹⁹/cm^-3。

具体地，所述n型碳化硅的厚度为200μm-500μm。

进一步地，在所述高掺杂的n型碳化硅底部铺上第一金属，再在所述第一金属的底部铺上第二金属，最后再在所述第二金属的表面用导线引出来后形成阴极。

具体地，所述第一金属为金属ni，其厚度为50-100nm；

进一步地，所述第二金属为ti/ni/ag的金属堆叠，其厚度为2-5μm。

优选地，所述导线可以是金属铜。

进一步地，用所述铜导线从所述第二金属的表面ag层引出来后形成所述阴极。

漂移层2，位于所述n⁺衬底层1上，所述漂移层2的表面至少包括两个沟槽3及处于相邻两个所述沟槽3之间的一个凸起结构4。

具体地，所述漂移层2是磷材料与碳化硅材料的掺杂，其中，磷材料的掺杂浓度根据所需肖特基二极管的击穿电压确定，例如：所述肖特基二极管的击穿电压为1200v时，所述磷掺杂浓度为1×10¹⁵/cm^-3。

进一步地，所述漂移层2的厚度根据所需肖特基二极管的击穿电压确定，例如：所述肖特基二极管的击穿电压为1200v时，所述漂移层2的厚度为10μm。

进一步地，所有所述沟槽3通过所述凸起结构4间隔连接，所述沟槽3与所述凸起结构4形成凹凸结构，且所有所述沟槽3的宽度、高度对应相等，所有所述凸起结构4的宽度也对应相等。

p型区，包括：沟槽底部p型区5和沟槽侧壁p型区6，其中，所述沟槽侧壁p型区6的第一侧边与所述沟槽3的第一侧壁、所述沟槽底部p型区5的第一侧边相互贴合，所述沟槽底部p型区5的顶端、所述沟槽侧壁p型区6的顶端分别与所述沟槽3的底部、所述凸起结构4的底部相互贴合。

所述沟槽底部p型区5为掺杂硼的碳化硅材料，其硼材料的掺杂浓度≥1×10¹⁹/cm^-3。

所述沟槽侧壁p型区6为掺杂硼的碳化硅材料，其硼材料的掺杂浓度≥1×10¹⁹/cm^-3。

进一步地，所述沟槽底部p型区5和所述沟槽侧壁p型区6为高斯掺杂，所述高斯掺杂结深为1.0μm。

具体地，请参见图2，图2是本发明实施例提供的另一种集成金属氧化物半导体的混合pin肖特基二极管结构示意图，所述沟槽侧壁p型区6的第一侧边如标号22所示，所述沟槽3的第一侧壁如标号19所示，所述沟槽底部p型区5的第一侧边如标号21所示；所述沟槽底部p型区5的顶端如标号29所示，所述沟槽侧壁p型区6的顶端如标号30所示。

进一步地，所述沟槽侧壁p型区6的第一侧边22与所述沟槽3的第一侧壁19、所述沟槽底部p型区5的第一侧边21相互贴合，所述沟槽底部p型区5的顶端29、所述沟槽侧壁p型区6的顶端30分别与所述沟槽3的底部、所述凸起结构4的底部相互贴合。

在本发明的一个实施例中，所述沟槽侧壁p型区6的高度等于所述沟槽3的高度与所述沟槽底部p型区5的高度之和。

具体地，请再次参见图2，所述沟槽3的高度如标号15所示，所述沟槽底部p型区5的高度如标号18所示，即所述沟槽侧壁p型区6的高度等于所述沟槽3的高度15与所述沟槽底部p型区5的高度18之和。

进一步地，所述沟槽3的高度15即所述沟槽3的结深，所述沟槽底部p型区5的高度18即所述沟槽底部p型区5的结深。

优选地，所述沟槽3的高度15为≤5μm。

在本发明的一个实施例中，所述沟槽底部p型区5的高度≤1μm。

具体地，请再次参见图2，所述沟槽底部p型区5的高度18为≤1μm。

优选地，所述沟槽底部p型区5的高度18为1μm。

在本发明的一个实施例中，所述沟槽侧壁p型区6的宽度≤0.3μm。

具体地，请再次参见图2，所述沟槽侧壁p型区6的宽度如标号12所示，即所述沟槽侧壁p型区6的宽度12≤0.3μm；

进一步地，所述沟槽侧壁p型区6的宽度12即所述沟槽侧壁p型区6的结深。

在本发明的一个实施例中，所述沟槽底部p型区5的宽度≤所述沟槽3的宽度。

具体地，请再次参见图2，所述沟槽底部p型区5的宽度如标号11所示，所述沟槽3的宽度如标号14所示，即所述沟槽底部p型区5的宽度11≤所述沟槽3的宽度14。

进一步地，只需满足所述沟槽侧壁p型区6的第一侧边与所述沟槽3的第一侧壁、所述沟槽底部p型区5的第一侧边相互贴合，所述沟槽侧壁p型区6的顶端与所述凸起结构4相互贴合，所述沟槽底部p型区5的顶端与所述沟槽3底部相互贴合，所述沟槽底部p型区5的宽度11在所述沟槽3的宽度14的范围内可变，且其他不同位置的所述沟槽底部p型区5的宽度10对应改变。

在本发明的一个实施例中，所有所述沟槽底部p型区5的宽度、高度对应相等。

以上，本发明采用所述沟槽底部p型区5与沟槽侧壁p型区6的混合结构，减小了肖特基二极管器件p型区欧姆接触的面积，使得肖特基结的导电沟道变宽，即电流的通路变宽，在显著减小漏电流的同时降低了肖特基二极管器件正常工作时的导通电阻，从而提高了肖特基二极管器件的性能及可靠性。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，所有所述沟槽底部p型区5的宽度、高度对应相等，且位置对应相同。

在本发明的一个实施例中，所有所述沟槽侧壁p型区6的宽度、高度对应相等。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，不同位置的所述沟槽侧壁p型区6的宽度、高度对应相等，且位置对应相同。

在本发明的一个实施例中，所有所述沟槽3的宽度、高度对应相等。

具体地，请再次参见图2，所述沟槽3与所述凸起结构4形成连续重复的凹凸结构，所有所述沟槽3的宽度、高度对应相等，且位置对应相同。

二氧化硅层10，包括：纵向二氧化硅层和横向二氧化硅层，所述横向二氧化硅层设置于所述沟槽3上，且与所述沟槽3的第二侧壁相互贴合，所述纵向二氧化硅层设置于所述横向二氧化硅层上，且所述纵向二氧化硅层与所述沟槽3的第二侧壁相互贴合。

具体地，请再次参见图2，所述纵向二氧化硅层设置于所述横向二氧化硅层上，组成l形，所述横向二氧化硅层、所述纵向二氧化硅层与所述沟槽3的第二侧壁相互贴合后，所述横向二氧化硅层的贴合侧边与所述纵向二氧化硅层的贴合侧边组成l形的第一侧边如标号24所示，所述沟槽3的第二侧壁如标号23所示，所述l形的底部如标号28所示。

所述横向二氧化硅层设置于所述沟槽3上如28所示，且与所述沟槽3的第二侧壁23相互贴合。

所述横向二氧化硅层的宽度等于所述沟槽3的宽度减去所述沟槽底部p型区5的宽度。

具体地，请再次参见图2，所述横向二氧化硅层的宽度如标号13所示。

进一步地，所述横向二氧化硅层的宽度13等于所述沟槽3的宽度14减去所述沟槽底部p型区5的宽度11，所述横向二氧化硅层的宽度13随着所述沟槽底部p型区5的宽度变化而变化。

所述纵向二氧化硅层的高度等于所述沟槽3的高度减去所述横向二氧化硅层的高度。

具体地，请再次参见图2，所述横向二氧化硅层的高度如标号26所示，所述纵向二氧化硅层的高度等于所述沟槽3的高度15减去所述横向二氧化硅层的高度26。

具体地，请再次参见图2，所述纵向二氧化硅层的宽度如标号25所示，所述横向二氧化硅层的高度如标号26所示；

进一步地，所述纵向二氧化硅层的宽度25等于所述横向二氧化硅层的高度26。

优选地，所述纵向二氧化硅层的宽度25、所述横向二氧化硅层的高度26为50-100nm。

金属层，位于所述漂移层2的表面、所述p型区、所述纵向二氧化硅层、所述横向二氧化硅层上，且一部分所述金属层与所述二氧化硅层10、所述漂移层2的表面形成金属氧化物半导体。

具体地，所述金属层包括：第一部分金属层、第二部分金属层、第三部分金属层，其中，

所述第一部分金属层与所述沟槽侧壁p型区6、所述凸起结构4相互贴合后剩余部分的所述凸起结构4的表面形成肖特基接触区8。

具体地，请再次参见图2，所述沟槽侧壁p型区6、所述凸起结构4相互贴合后剩余部分的所述凸起结构4的宽度如标号17所示，所述标号17的宽度为所述凸起结构4的宽度16减去所述沟槽侧壁p型区6的宽度12。

所述第二部分金属层分别与所述沟槽底部p型区5、所述沟槽侧壁p型区6的顶端形成第一欧姆接触区73、第二欧姆接触区74。

具体地，请再次参见图2，所述欧姆接触区包括：第一欧姆接触区73和第二欧姆接触区74，所述沟槽底部p型区5的顶端如标号29所示，所述沟槽侧壁p型区6的顶端如标号30所示。

进一步地，所述第二部分金属层分别与所述沟槽底部p型区5的顶端29、所述沟槽侧壁p型区6的顶端30接触形成所述第一欧姆接触区73、所述第二欧姆接触区74。

所述第三部分金属层分别淀积于所述纵向二氧化硅层、所述横向二氧化硅层的顶端形成第一金属层71、第二金属层72，其中，所述第一金属层71、所述第二金属层72、所述二氧化硅层10、所述漂移层2的表面，形成所述金属氧化物半导体。

具体地，请再次参见图2，所述纵向二氧化硅层的顶端如标号31所示，所述横向二氧化硅层的顶端如标号27所示；

进一步地，所述第三部分金属层分别淀积于所述纵向二氧化硅层的顶端31、所述横向二氧化硅层的顶端27形成所述第一金属层71、所述第二金属层72。

进一步地，所述二氧化硅层10、所述第一金属层71、所述第二金属层72、所述漂移层2的表面接触后形成金属氧化物半导体。

所述金属氧化物半导体使本发明二极管器件的正向导通电阻减小的同时，漏电流也会减小，击穿特性也得到改善。

优选地，所述金属层可以为铝、镍、铜、金、银等，其厚度可根据需要设定。

具体地，请再次参见图2，所述金属层的厚度如标号20所示，即所述欧姆接触区的厚度与所述肖特基接触区8的厚度相同，且其厚度同标号20所示。

优选地，所述金属层厚度20为200-400nm，即所述欧姆接触区的厚度与所述肖特基接触区8的厚度相同，且厚度为200-400nm。

进一步地，请再次参见图2，所述欧姆接触区的宽度等于所述沟槽底部p型区5的宽度11、所述沟槽侧壁p型区6的宽度12之和，所述肖特基接触区8的宽度等于所述标号17所示。

金属区域9，位于所述金属层的表面。

具体地，本发明实施例肖特基二极管的阳极包括：所述欧姆接触区、所述肖特基接触区8、所述金属区域9。

进一步地，在所述欧姆接触区、所述第一金属层71、所述第二金属层72、所述肖特基接触区8的表面铺第三金属，再在所述第三金属的表面铺第四金属将所述凹槽填平，最后再从所述第四金属的表面用导线引出来后形成阳极。

具体地，所述第三金属为金属ti，其厚度为50-100nm；

进一步地，所述第四金属为金属al或者ag，其厚度为2-5μm。

所述金属区域9包括：所述第三金属和所述第四金属。

优选地，所述导线可以为金属铜。

本发明的有益效果：

本发明采用沟槽底部p型区与沟槽侧壁p型区的半沟槽离子注入的混合结构，并在所述纵向二氧化硅层、所述横向二氧化硅层的顶端淀积金属后形成金属氧化物半导体，该结构使得所述肖特基二极管正向导通电阻减小的同时，漏电流也会减小，击穿特性也得到改善。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。