半导体装置及其制造方法与流程

本公开主张2018/11/20申请的美国临时申请案第62/769,848号及2019/07/01申请的美国正式申请案第16/458,873号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。

背景技术：

当集成电路结构已经变得更小型时，是必须提升在其结构之间的低电阻金属连接的需要。

在金属氧化半导体(metal-oxide-semiconductor，mos)晶体管装置中，一般而言，金属接触物是提供来降低电极区域(例如栅极区域、源极区域以及漏极区域)与导电插塞之间的接触电阻。然而，形成金属接触物以接触在接触孔的底部的导电插塞与电极区域，是困难的，而所述接触孔是具有大的深宽比(aspectratios)，其中导电插塞位于接触孔内。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。

技术实现要素：

本公开的一实施例提供一种半导体装置。该半导体装置包括一基底、一栅极、一漏极、一源极、一隔离层、多个金属接触物、多个导电插塞以及一接触衬垫。该栅极位于该基底上。该漏极以及该源极位于该基底上，且位于该栅极的相对两侧上。隔离层(isolatinglayer)位于该基底与该栅极上。多个金属接触物位于该栅极、该源极以及该漏极中。多个导电插塞，位于该隔离层中，且电性耦接该等金属接触物。接触衬垫是围绕该等导电插塞。

在本公开的一些实施例中，该半导体装置还包括一障壁层(barrierlayer)，位于该等导电插塞与该接触衬垫之间。

在本公开的一些实施例中，该隔离层包括一下层介电层(underlyingdielectriclayer)以及一上层介电层(overlyingdielectriclayer)。该下层介电层位于该基底上，并围绕该栅极。该上层介电层位于该下层介电层及该栅极上。

在本公开的一些实施例中，在该栅极中的该等金属接触物其中之一的一顶表面，是与该下层介电层的一上表面为共面(coplanar)，而在该源极与该漏极中的其余的该等金属接触物的顶表面，是与该基底的一前表面为共面。

在本公开的一些实施例中，该等金属接触物为金属硅化物(metalsilicide)接触物。

在本公开的一些实施例中，该半导体装置还包括一栅极介电质(gatedielectric)以及一栅极间隙子(gatespacer)。该栅极介电质位于该基底与该栅极之间。该栅极间隙子位于该栅极与该栅极介电质的侧壁上。

在本公开的一些实施例中，该半导体装置还包括多个隔离区域，位于该基底中，以界定并电性地隔离一或多个主动区域(activeareas)，而该一或多个主动区域包括该栅极、该源极以及该漏极。

在本公开的一些实施例中，该等隔离区域为浅沟隔离(shallowtrenchisolation)结构。

在本公开的一些实施例中，该源极与该漏极为掺杂区域(dopingregions)。

在本公开的一些实施例中，该接触衬垫具有一均匀厚度。

在本公开的一些实施例中，

在本公开的另一实施例中提供一种半导体装置的制造方法。该制造方法包括下列步骤：提供一基底；在该基底上形成一栅极；在该基底上形成一源极以及一漏极；将一隔离层沉积在该基底与该栅极上；在该隔离层中形成多个接触孔，使该栅极、该源极以及该漏极暴露；在该栅极、该源极以及该漏极中形成多个金属接触物；在该等接触孔中沉积一接触衬垫；以及在该等接触孔中沉积一导电材料，其中该接触衬垫是围绕该导电材料。

在本公开的一些实施例中，在该栅极、该源极以及该漏极中形成该等金属接触物的步骤中，包括：在该等接触孔中沉积一金属层；执行一热工艺(thermalprocess)，以使该金属层的一些部分与该栅极及在该源极区域与该漏极区域处的该基底进行反应，以形成该等金属接触物；以及移除一未反应的金属层。

在本公开的一些实施例中，在将接触衬垫沉积在该隔离层的侧壁的步骤中，包括：将该接触衬垫沉积在该隔离层的一顶表面与各侧壁上，并沉积在该等金属接触物的顶表面上；以及执行一蚀刻工艺，以移除该接触衬垫位于该隔离层与该等金属接触物的顶表面上的一部分。

在本公开的一些实施例中，其中在将隔离层沉积在该基底与该栅极上的步骤中，包括：在该基底与该栅极上沉积一下层介电层；执行一研磨工艺(polishingprocess)，以暴露该栅极；以及在该下层介电层与该栅极上沉积一上层介电层。

在本公开的一些实施例中，该制造方法还包括在该等接触孔中沉积一障壁层，其中在沉积该到电材料之前，该接触衬垫是围绕该障壁层。

在本公开的一些实施例中，该制造方法还包括于栅极形成之前，在该基底上沉积一栅极介电质；以及在该栅极介电质与该栅极的侧壁上形成一栅极间隙子。

在本公开的一些实施例中，该制造方法还包括在该基底中形成多个隔离区域，以界定并电性地隔离一主动区域，而该主动区域包括该栅极、该源极以及该漏极。

在本公开的一些实施例中，在形成该等隔离区域的步骤中，包括：在该基底中蚀刻出多个沟槽(trenches)；以及以一或多个介电材料填满该等沟槽。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得优选了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。

图1为表示依据本公开一些实施例的一种半导体装置的制造方法的流程示意图。

图2至图16为表示依据本公开一些实施例的一种半导体装置形成的各中间阶段的剖视示意图。

图17为表示依据本公开一些实施例的一种半导体装置的剖视示意图。

附图标记说明：

100制造方法

102步骤

104步骤

106步骤

108步骤

110步骤

112步骤

114步骤

116步骤

118步骤

120步骤

122步骤

124步骤

126步骤

200半导体装置

210基底

211前表面

212主动区域

214隔离区域

216沟槽

218介电材料

220栅极结构

222栅极介电质

223侧壁

224栅极

225侧壁

226上表面

230栅极间隙子

240源极区域

242漏极区域

250金属氧化半导体晶体管

260隔离层

270下层介电层

272顶表面

274侧壁

280上层介电层

282顶表面

284侧壁

290图案化光刻胶

300接触孔

310金属层

320金属接触物

322顶表面

324顶表面

330接触衬垫

335障壁层

340导电材料

350导电插塞

352端表面

354端表面

具体实施方式

本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。

“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。

为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了详细说明之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于详细说明的内容，而是由权利要求定义。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(cormprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1为表示依据本公开一些实施例的一种半导体装置200的制造方法100的流程示意图。图2至图16为表示依据本公开一些实施例的一种半导体装置200形成的各中间阶段的剖视示意图。图2至图16的阶段是亦以图例示出在图1的流程图中。在接下来的商讨中，图2至图16的制造阶段(fabricationstages)是亦参考在图1中的相对应工艺步骤。

请参考图2，依据图1中的步骤102是提供一基底210。在一些实施例中，基底210为一半导体基底，例如一硅基底(siliconsubstrate)。在一些实施例中，基底210包括多个主动区域212(为了简单化，仅在图2中示出一主动区域212)以及多个隔离区域214。在一些实施例中，隔离区域214是形成在基底210中，以隔离主动区域212。在一些实施例中，隔离区域214是使用浅沟隔离(shallowtrenchisolation，sti)技术，以界定并电性地耦接主动区域212。在一些实施例中，隔离区域214为sti区域。在一些实施例中，隔离区域214包括氧化硅(siliconoxide)、氮化硅(siliconnitride)、氮氧化硅(siliconoxynitride)、氟化物掺杂硅酸盐玻璃(fluoride-dopedsilicateglass，fsg)、一低k值介电材料，及/或其组合。在一些实施例中，隔离区域214的形成包括以一光刻工艺(photolithographyprocess)图案化基底210、在基底210中蚀刻出一或多个沟槽216(例如，经由一干蚀刻、一湿蚀刻，及/或一等离子体蚀刻工艺)，以及以一或多个介电材料218填满沟槽216(例如经由一化学气相沉积工艺)。在一些实施例中，隔离区域214是连接到基底210的一前表面211。

再者，在一些实施例中，依据图1的一步骤104，一栅极结构220以及一栅极间隙子230是形成在基底210上。在一些实施例中，栅极结构210包括栅极介电质222以及一栅极224，栅极介电质222位于前表面211上，栅极224位于栅极介电质222上。在一些实施例中，栅极介电质222包含二氧化硅(silicondioxide)。在一些实施例中，栅极介电质222是经由一化学气相沉积(chemicalvapordeposition，cvd)工艺、一原子层沉积(atomiclayerdeposition，ald)工艺、一热氧化(thermaloxidation)工艺，或其相类似工艺所形成。在一些实施例中，栅极224是包含多晶硅(polycrystallinesilicon，polysilicon)。在一些实施例中，栅极224是经由一化学气相沉积(chemicalvapordeposition，cvd)工艺、一物理气相沉积(physicalvapordeposition，pvd)工艺、一原子层沉积(atomiclayerdeposition，ald)工艺，或其他适合的工艺所形成。在一些实施例中，栅极介电质222以及栅极224的形成包括在基底210上形成一一全面性的栅极介电层(blanketgatedielectriclayer)且在全面性的栅极介电层上形成一全面性的栅极，之后再执行一图案化工艺以及一蚀刻工艺，以移除全面性的栅极介电层与全面性的栅极的一些部分。因此，是形成栅极介电质222与栅极224。

在一些实施例中，栅极间隙子230位于基底210的前表面211上、栅极介电质222的侧壁223上，以及栅极224的侧壁225上。在一些实施例中，栅极间隙子230是经由下列步骤所形成：使用一化学气相沉积(cvd)工艺沉积一介电层以覆盖前表面211、栅极结构220以及栅极介电质224，之后当栅极介电质222与栅极224的侧壁223、225上的介电层的垂直部分余留下来，而形成栅极间隙子230时，再使用一非等向性蚀刻工艺(anisotropicetchingprocess)图案化介电层，以移除介电层的水平部分。在一些实施例中，栅极间隙子230是包含氧化物(oxide)或氮化物(nitride)。在一些实施例中，栅极间隙子230是包含二氧化硅或氮化硅。

请参考图3，在一些实施例中，依据图1中的步骤106，一源极区域240以及一漏极区域242是形成在基底210上。在一些实施例中，源极区域240与漏极区域242位于栅极224的相对两侧处。在一些实施例中，源极区域240与漏极区域242各自的形成工艺包括在前表面211形成一光刻胶，之后执行一植入(implantation)，以在基底210中形成源极区域240与漏极区域242。因此，是形成包含有栅极224、源极区域240以及漏极区域242的一金属氧化半导体晶体管250。在一些实施例中，源极区域240与漏极区域242是连接到前表面211。

请参考图4，在一些实施例中，依据图1中的步骤108，是在金属样化半导体晶体管250上沉积一下层介电层270。在一些实施例中，下层介电层270是覆盖基底210、栅极结构220以及栅极间隙子230。在一些实施例中，下层介电层270是包含氧化物。在一些实施例中，下层介电层270为一旋涂介电层(spin-ondielectriclayer)，其是使用旋转涂布(spin-oncoating)技术。在一些实施例中，一化学机械研磨(chemicalmechanicalpolishing，cmp)工艺是被使用来提供一平面形貌(planartopography)，使得下层介电层270的一顶表面272是接近于与栅极224的一上表面226形成共面。在一些实施例中，栅极224的上表面226是经由下层介电层270而暴露。

请参考图5，在一些实施例中，依据图1中的步骤110，一上层介电层280是沉积在下层介电层270上。在一些实施例中，上层介电层280是包含氧化物。在一些实施例中，上层介电层280是覆盖下层介电层270及栅极224。在一些实施例中，上层介电层280是由一化学气相沉积(cvd)工艺所形成。

请参考图6，依据图1中的步骤112，是在上层介电层280上提供一图案化光刻胶290。在一些实施例中，图案化光刻胶290是由下述步骤所形成：通过设置一未图案化光刻胶层，以完全地覆盖上层介电层280，然后依据一预界定图案以移除未图案化光刻胶的一些部分，而未图案化光刻胶层的余留部分是形成图案化光刻胶290。

请参考图7，依据图1中步骤114，是执行一蚀刻工艺以形成多个接触孔300。在一些实施例中，蚀刻工艺是使用图案化光刻胶290来界定被蚀刻的一区域，并保护上层介电层280与是层介电层270的其他区域。在一些实施例中，执行蚀刻工艺之后，上层介电层280与下层介电层270是仅保留在意图案化光刻胶290之下的部分。在一些实施例中，上层介电层280与下层介电层270不需要的部分是使用图案化光刻胶290当作遮罩(mask)而被蚀刻掉。在一些实施例中，接触孔300的形成是穿经上层介电层280(以及下层介电层270)。在一些实施例中，接触孔300是形成在主动区域212处。在一些实施例中，栅极224与前表面211连接到源极240及漏极242的一些部分，是暴露出接触孔300。在一些实施例中，蚀刻工艺硅包括一湿蚀刻工艺、一干蚀刻工艺或者是其组合.在一些实施例中，如图8所示，在形成接触孔300之后，是移除图案化光刻胶290。

请参考图9，在一些实施例中，依据图1中步骤116，一金属层310是沉积在下层介电层270与上层介电层280上，并沉积在接触孔300中。在一些实施例中，金属层300位于栅极224的上表面226上、位于下层介电层270的侧壁274上、位于上层介电层280的侧壁284上、以及位于上层介电层280的一顶表面282上。在一些实施例中，金属层310硅具有一均匀厚度。在一些实施例中，金属层310是包含钴(cobalt)。

请参考图10，依据图1中的步骤118，执行一热工艺以至少使金属层310的一些部分与栅极224及在源极240与漏极242中的基底210进行反应，以形成金属接触物(metalcontacts)320。在一些实施例中，金属接触物320为硅化金属接触物(metalsilicidecontacts)。在一些实施例中，被利用来形成金属接触物320的热工艺，优选者为一快速热退火(rapidthermalannealing，rta)工艺。在一些实施例中，形成金属接触物320之后，如图11所示，是使用一湿蚀刻工艺来移除位于顶表面282上以及侧壁274、284上的一未反应金属层310。请参考图11，在一些实施例中，当通过金属层310与基底210相互反应以形成位于源极240与漏极242中的金属接触物320时，位于栅极224中的金属接触物320是通过金属层310与栅极224进行反应所形成。在一些实施例中，金属接触物320是包含硅化钛(titaniumsilicide)或硅化钴(cobaltsilicide)，其中硅化钴的接触阻抗(contactresistance)低于硅化钛的接触阻抗。在一些实施例中，金属接触物320的一顶表面322是埋在栅极224中，并与下层介电层272的顶表面272为共面。在一些实施例中，埋在源极240与漏极242中的金属接触物320的顶表面324是与前表面211为共面。在一些实施例中，硅化金属接触物是提供比没有含硅的接触物有优选的导电性，其导电性的比较是在基底210与导电插塞(conductiveplugs)(将于后描述)之间以及在栅极224与导电插塞之间。

请参考图12，依据图1中步骤120，在一些实施例中，一接触衬垫(contactliner)330是沉积在上层介电层280上，并沉积在接触孔300中。在一些实施例中，接触衬垫330位于上层介电层280的顶表面282上、位于金属接触物320的顶表面322与324上，以及位于下层介电层270与上层介电层280的侧壁274、284上。在一些实施例中，接触衬垫330具有一均匀厚度。在一些实施例中，接触衬垫330包含氮化物。在一些实施例中，接触衬垫330包含氮化硅。

请参考图12及图13，在一些实施例中，是移除接触衬垫330的一部分。在一些实施例中，当留下沉积在侧壁274、584上的接触衬垫330的一部分时，是移除沉积在顶表面282上与金属接触物320上的接触衬垫330的该部分。在一些实施例中，是使用一非等向性蚀刻工艺来移除接触衬垫330的该部分。在一些实施例中，在执行蚀刻工艺之后，顶表面282与金属接触物320是经由接触衬垫330而暴露。在一些实施例中，接触衬垫330所余留下来的部分是被用来缩减每一个接触孔300的直径，以用来形成导电插塞，而将于后叙述关于导电插塞。尤其是，为了允许金属接触物320的制造，用于填满导电插塞的接触孔300初始所形成的一直径，大于列示于设计规范或设计手册上的数据，接着，接触衬垫330是被使用来缩减接触孔330的直径，以符合设计规范或设计手册的要求。

请参考图14，在一些实施例中，依据图1中的步骤122，一障壁层335是可选择地沉积在上层介电层280上并沉积在接触孔300中，其中接触衬垫330是围绕障壁层335。在一些实施例中，障壁层335具有一均匀厚度。在一些实施例中，障壁层335是覆盖上层介电层280的顶表面282以及接触衬垫330。在一些实施例中，障壁层335是包含钛(titanium)。

请参考图15，在一些实施例中，依据图1中的步骤124，一导电材料(conductivematerial)340是沉积在障壁层335上并沉积在接触孔300中。在一些实施例中，导电材料340是具有一厚度，此厚度是足够来填满接触孔300。在一些实施例中，导电材料340是包含钨(tungsten)。在一些实施例中，导电材料340是包含铜(copper)。在一些实施例中，导电材料340是经由障壁层335而电性耦接到金属接触物320。

请参考图16，在一些实施例中，依据图1中的步骤126，是执行一平坦化工艺(planarizingprocess)。因此，是形成一半导体装置200。在一些实施例中，当导电材料340所余留的部分是形成被接触衬垫330所围绕的多个导电插塞350时，平坦化工艺是实施在半导体装置200上，以移除在顶表面280上的导电材料340的过量部分。在一些实施例中，每一导电插塞350的一端表面352是与顶表面282共面，且每一导电插塞350的另一端表面354是经由障壁层335而电性耦接到金属接触物320。在一些实施例中，平坦化工艺包括一化学机械研磨工艺。

图17为表示依据本公开一些实施例的一种半导体装置的剖视示意图。请参考图17，在一些实施例中，半导体装置200包括一基底210、一栅极224、一隔离层260、多个金属接触物320、一接触衬垫330以及多个导电插塞350。在一些实施例中，基底210包含位于其中之一源极区域240以及一漏极区域242。在一些实施例中，栅极224位于基底210上，且源极区域240与漏极区域242位于栅极224的相对两侧。在一些实施例中，隔离层260是覆盖基底210与栅极224。在一些实施例中，金属接触物320位于栅极224、源极区域240以及漏极区域242中。在一些实施例中，导电插塞350位于隔离层260中，并电性地耦接到金属接触物320。在一些实施例中，接触衬垫330是围绕导电插塞350。在一些实施例中，隔离层260包括一下层介电层270以及一上层介电层280，下层介电层270位于基底210上，并围绕栅极224设置，而上层介电层280位于下层介电层270及栅极224上。

在一些实施例中，半导体装置200还包括一栅极介电质222以及一栅极间隙子230，栅极介电质222位于基底210与栅极224之间，栅极间隙子230位于隔离层260中、位于栅极介电质222与栅极224的侧壁223、225上。在一些实施例中，半导体装置200还包括一障壁层335，障壁层335位于接触衬垫330与导电插塞350之间。在一些实施例中，半导体装置200还包括多个隔离区域214，而隔离区域214位于基底210中，以界定出一主动区域212，而主动区域212是包含栅极224、源极区域242以及漏极区域242。

综上所述，本公开是提供一种方法，以帮助在接触孔的底部制造金属接触物，于此同时，与金属接触物进行接触的导电插塞的直径是仍符合设计规范或设计手册。

本公开的一实施例提供一种半导体装置。该半导体装置包括一基底、一栅极、一漏极、一源极、一隔离层、多个金属接触物、多个导电插塞以及一接触衬垫。该栅极位于该基底上。该漏极以及该源极位于该基底上，且位于该栅极的相对两侧上。隔离层位于该基底与该栅极上。多个金属接触物位于该栅极、该源极以及该漏极中。多个导电插塞，位于该隔离层中，且电性耦接该等金属接触物。接触衬垫是围绕该等导电插塞。

在本公开的另一实施例中提供一种半导体装置的制造方法。该方法包括下列步骤：提供一基底；在该基底上形成一栅极；在该基底上形成一源极以及一漏极；将一隔离层沉积在该基底与该栅极上；在该隔离层中形成多个接触孔，使该栅极、该源极以及该漏极暴露；在该栅极、该源极以及该漏极中形成多个金属接触物；在该等接触孔中沉积一接触衬垫；以及在该等接触孔中沉积一导电材料。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。