半导体测试结构、制备方法及半导体测试方法与流程

本发明属于半导体测试技术领域，特别是涉及一种半导体测试结构、半导体测试结构的制备方法及半导体测试方法。

背景技术：

在集成电路制造当中，可靠性评估是工艺开发的重要部分。然而，器件中的隔离结构难以得到有效监测，特别是难以进行早期有效监测，例如，用来隔离阱区(well)防止漏电的贯穿隔离结构(tsi)的监测就存在上述问题，目前，只有到了sort测试才能探测到well漏电，并以此来反推tsi工艺是否有问题，并且还有可能因为被其他问题掩盖而无法直接区分是否是tsi工艺问题导致的well漏电，难以在早期对tsi是否有问题进行有效监测。

因此，如何提供一种半导体测试结构、制备方法及半导体测试方法以解决现有技术中的上述问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体测试结构、制备方法及半导体测试方法，用于解决现有技术中隔离结构难以得到有效监测等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体测试结构的制备方法，所述制备方法包括如下步骤：

提供测试衬底，所述测试衬底具有相对的第一面及第二面；

于所述第一面上形成测试器件层，所述测试器件层中形成有第一互连接触部、第二互连接触部及至少一层金属层，所述第一互连接触部的一端与所述测试衬底相接触，另一端通过所述金属层与所述第二互连接触部电连接；

于所述测试衬底中形成接触孔及测试孔，所述接触孔与所述测试孔均贯穿所述测试衬底的上下表面且二者之间具有间距，所述接触孔显露所述第二互连接触部，并使得所述第二互连接触部与所述测试衬底相绝缘；以及

于所述接触孔的内壁表面形成隔离层并至少于所述隔离层内壁上形成贯穿接触部，于所述测试孔中形成绝缘测试部，其中，所述绝缘测试部隔离所述测试衬底，所述贯穿接触部与所述第二互连接触部电连接，以形成测试单元。

可选地，形成所述测试器件层之后还包括步骤：于所述测试衬底的所述第二面上形成绝缘介质层，且所述贯穿接触部还延伸贯穿所述绝缘介质层的上下表面。

可选地，形成所述绝缘介质层、所述接触孔及所述测试孔的步骤包括：

于所述测试衬底的所述第二面表面形成绝缘介质材料层；

于所述绝缘介质材料层上形成图形化掩膜层；

基于所述图形化掩膜层对所述绝缘介质材料层及所述测试衬底进行刻蚀，以形成所述绝缘介质层、所述接触孔以及所述测试孔。

可选地，形成所述贯穿接触部之后还包括步骤：于所述绝缘介质层上形成与所述贯穿接触部电连接的电性引出结构。

可选地，所述测试孔的形状包括环形，环形的所述测试孔套设于所述接触孔的外围，且所述第一互连接触部与所述测试孔所限定的环形区域内的所述测试衬底相接触。

可选地，所述环形区域划分为相邻的主体区及接触穿孔区，所述第一互连接触部与所述第二互连接触部的数量相同，其中，所述第一互连接触部形成于所述主体区对应的所述测试器件层中，所述第二互连接触部形成于所述接触穿孔区对应的所述测试器件层中。

可选地，所述半导体测试结构的制备方法包括制备至少两个所述测试单元的步骤，其中，不同所述测试单元的所述贯穿接触部与不同的测试电压相连接以进行半导体测试。

可选地，所述半导体测试结构的制备方法还包括制备第一金属梳齿部及第二金属梳齿部的步骤，其中，所述第一金属梳齿部与所述第二金属梳齿部呈叉指状设置，且所述第一金属梳齿部及所述第二金属梳齿部分别与不同所述测试单元的所述贯穿接触部电连接。

可选地，所述接触孔、所述测试孔与器件区域的阱区隔离结构基于同一工艺形成；所述绝缘测试部与所述隔离层基于同一工艺形成。

可选地，采用氧化工艺形成所述绝缘测试部及所述隔离层。

可选地，所述测试孔的宽度小于所述隔离层厚度的两倍。

本发明还提供一种半导体测试结构，所述半导体测试结构优选采用本发明提供的半导体测试结构的制备方法制备得到，当然，也可以采用其他制备方法制备得到，所述半导体测试结构包括至少一个测试单元，所述测试单元包括：

测试衬底，具有相对的第一面及第二面，所述测试衬底中形成有接触孔及测试孔，所述接触孔与所述测试孔均贯穿所述测试衬底的上下表面且二者之间具有间距；

测试器件层，形成于所述第一面上，所述测试器件层中形成有第一互连接触部、第二互连接触部及至少一层金属层，所述第一互连接触部的一端与所述测试衬底相接触，另一端通过所述金属层与所述第二互连接触部电连接，所述第二互连接触部显露于所述接触孔相中且与所述测试衬底相绝缘；

隔离层，形成于所述接触孔的内壁表面；

贯穿接触部，填充于所述接触孔中，所述贯穿接触部至少形成于所述隔离层内壁上并与所述第二互连接触部电连接；以及

绝缘测试部，填充于所述测试孔中，所述绝缘测试部隔离所述测试衬底。

可选地，所述测试单元还包括形成于所述测试衬底的所述第二面上的绝缘介质层，且所述贯穿接触部还延伸贯穿所述绝缘介质层的上下表面。

可选地，所述绝缘介质层上还形成有与所述贯穿接触部电连接的电性引出结构。

可选地，所述测试孔的形状包括环形，环形的所述测试孔套设于所述接触孔的外围，且所述第一互连接触部与所述测试孔所限定的环形区域内的所述测试衬底相接触。

可选地，所述环形区域划分为相邻的主体区及接触穿孔区，所述第一互连接触部与所述第二互连接触部的数量相同，其中，所述第一互连接触部形成于所述主体区对应的所述测试器件层中，所述第二互连接触部形成于所述接触穿孔区对应的所述测试器件层中。

可选地，所述半导体测试结构包括至少两个所述测试单元，不同所述测试单元的所述贯穿接触部与不同的测试电压相连接以进行半导体测试。

可选地，所述半导体测试结构还包括第一金属梳齿部及第二金属梳齿部，所述第一金属梳齿部与所述第二金属梳齿部呈叉指状设置，且所述第一金属梳齿部及所述第二金属梳齿部分别与不同所述测试单元的所述贯穿接触部电连接。

可选地，所述测试孔的宽度小于所述隔离层厚度的两倍。

本发明还提供一种半导体器件结构，所述半导体器件结构包括如上述任意一项方案所述的半导体测试结构，其中，所述半导体测试结构形成于所述半导体器件结构的切割道中。

本发明还提供一种半导体测试方法，所述测试方法包括步骤：

提供如上述方案中任意一项所述的半导体测试结构；

向所述贯穿接触部施加测试电压以进行所述绝缘测试部的电性测试，当形成有至少两个所述测试单元时，向不同所述测试单元的所述贯穿接触部施加不同的测试电压以进行所述所述绝缘测试部的电性测试。

如上所述，本发明的半导体测试结构及方法，基于绝缘测试部将测试衬底隔离，通过第一互连接触部、金属层、第二互连接触部将测试衬底电性引出，实现了隔离结构的测试，基于本发明的方案设计，可以在早期进行隔离结构的测试，如在wat阶段进行测试，进一步，基于本发明的方案还可以进行接触柱ct之间电性测试，可以基于方案设计进行vbd测试，即同时具有vbd测试功能和隔离结构(如tsi)的测试功能。

附图说明

图1显示为本发明实施例提供的半导体测试结构的制备工艺流程图。

图2显示为本发明实施例提供的半导体测试结构制备中提供测试衬底的图示。

图3显示为本发明实施例提供的半导体测试结构制备中形成测试器件层的图示。

图4显示为本发明实施例提供的半导体测试结构制备中形成绝缘介质层的图示。

图5显示为本发明实施例提供的半导体测试结构制备中形成测试孔及接触孔的图示。

图6显示为本发明实施例提供的半导体测试结构制备中形成绝缘测试部的图示。

图7显示为本发明实施例提供的半导体测试结构制备中形成贯穿接触部的图示。

图8显示为本发明实施例提供的半导体测试结构制备中形成电性引出结构的图示。

图9显示为本发明实施例提供的半导体测试结构的一种示例的结构示意图。

图10显示为本发明实施例提供的半导体测试结构的一种示例的俯视图。

图11显示为本发明对比例提供的半导体测试结构的一种示例的结构示意图。

图12显示为本发明对比例提供的半导体测试结构的另一种示例的结构示意图。

图13显示为本发明对比例提供的半导体测试结构的一种示例的俯视图。

图14显示为本发明实施例提供的半导体测试方法的流程图。

元件标号说明

101,301测试衬底

101a第一面

101b第二面

102,302测试器件层

103第一互连接触部

103a第一过渡部

104,303第二互连接触部

104a第二过渡部

105,304金属层

106,305绝缘介质层

107测试孔

108接触孔

109,306隔离层

110绝缘测试部

111,307贯穿接触部

112,308电性引出结构

201,401第一电性引出结构

202,402第二电性引出结构

203,403第一金属梳齿部

204,404第二金属梳齿部

s1～s6步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

实施例一：

如图1所示，本发明提供一种半导体测试结构的制备方法，所述制备方法包括如下步骤：

提供测试衬底，所述测试衬底具有相对的第一面及第二面；

于所述第一面上形成测试器件层，所述测试器件层中形成有第一互连接触部、第二互连接触部及至少一层金属层，所述第一互连接触部的一端与所述测试衬底相接触，另一端通过所述金属层与所述第二互连接触部电连接；

于所述测试衬底中形成接触孔及测试孔，所述接触孔与所述测试孔均贯穿所述测试衬底的上下表面且二者之间具有间距，所述接触孔显露所述第二互连接触部，并使得所述第二互连接触部与所述测试衬底相绝缘；以及

于所述接触孔的内壁表面形成隔离层并至少于所述隔离层内壁上形成贯穿接触部，于所述测试孔中形成绝缘测试部，其中，所述绝缘测试部隔离所述测试衬底，所述贯穿接触部与所述第二互连接触部电连接，以形成测试单元。

下面将结合具体附图详细说明本发明的半导体测试结构的制备方法。

如图1中的s1及图2所示，提供测试衬底101，所述测试衬底101具有相对的第一面101a及第二面101b。

具体的，所述测试衬底101可以为半导体材料，例如单晶硅衬底、单晶锗衬底、soi(绝缘体上硅)衬底或goi(绝缘体上锗)衬底等，所述测试衬底101根据需要还可以为n型或p型掺杂衬底。本领域技术人员可以根据实际需求选择合适的衬底材料，在此不作限定。该具体实施方式中，所述测试衬底101为单晶硅晶圆。在一示例中，所述测试衬底101包括正面及背面，所述正面用于进行测试器件层102的制备，所述背面用于进行电性引出，所述第一面101a即为所述正面，所述第二面101b为所述背面。

如图1中的s2及图3所示，于所述第一面101a上形成测试器件层102，所述测试器件层102中形成有第一互连接触部103、第二互连接触部104及至少一层金属层105，所述第一互连接触部103的一端与所述测试衬底101相接触，另一端通过所述金属层105与所述第二互连接触部104电连接。

具体的，在所述测试衬底101上形成测试器件层102，在一示例中，所述测试衬底101具有相对的正面和背面，在所述测试衬底101的正面形成所述测试器件层102，即所述正面是指形成器件的一面，也就是说，在所述测试衬底101的正面上进行器件制备，可选地，可以在所述测试衬底101的正面进行离子注入等操作，形成有源区等，为后续形成所述测试器件层102做准备。在一可选示例中，所述测试器件层102中还可以形成有其他结构，以进行半导体测试，如接触柱ct(contact)等。在一示例中，所述第一互连接触部103、所述第二互连接触部104的材料均是w，所述金属层105的材料可以是cu，另外，在一示例中，还可以形成有第一过渡部103a及第二过渡部104a，如图3所示，二者的材料均可以是与对应的互连接触部一致的材料，如二者的材料均可以是w。

具体的，所述第一互连接触部103及所述第二互连接触部104可以是互连结构的接触部分，互连结构用于所述测试器件层102中的布线连接，所述第一互连接触部103和所述第二互连接触部104均可以是连接通孔ct(contact)，所述第一互连接触部103与所述测试衬底101相接触，可以基于所述第一互连接触部103实现所述测试衬底101的电引出，此时，在这一步工艺中，所述第二互连接触部104可以与所述测试衬底101相接触，也可以不与所述测试衬底101相接触，例如，可以是所述第二互连接触部104朝向所述测试衬底101的端面与所述测试衬底101之间具有间距。

另外，所述金属层105可以是测试器件中的金属布线层，其中，可以是所述第一互连接触部103与所述第二互连接触部104都与同一金属层105相连接从而实现二者的电连接，还可以是所述第一互连接触部103和所述第二互连接触部104分别与不同的金属层相连接，不同的金属层105之间通过连接柱(如ct)和金属层等导电结构进行电连接而实现所述第一接触互连部和所述第二互连接触部的电连接，所述第一互连接触部103、所述第二互连接触部104及所述金属层105的数量和位置可以依据实际需求进行设置。在一示例中，所述第一互连接触部103与所述第二互连接触部104平行设置，并垂直于所述金属层105所在的平面。

如图1中的s3及图4-5所示，于所述测试衬底101中形成接触孔108及测试孔107，所述接触孔108与所述测试孔107均贯穿所述测试衬底101的上下表面且二者之间具有间距，所述接触孔108显露所述第二互连接触部104，并使得所述第二互连接触部104与所述测试衬底101相绝缘。

具体的，形成所述测试孔107用于后续形成隔离结构的测试结构，其中，使得所述第二互连接触部104与所述测试衬底101相绝缘，可以是所述接触孔108的直径大于所述第二互连接触部104的直径，从而使所述第二互连接触部104与所述测试衬底101相绝缘，这里的直径可以理解为接触孔108与第二互连结构相接触的接触部的最大处的尺寸，从而可以达到绝缘不接触的效果。

作为示例，形成所述测试器件层102之后还包括步骤：于所述测试衬底101的所述第二面101b上形成绝缘介质层106，且所述贯穿接触部111还延伸贯穿所述绝缘介质层106的上下表面。

作为示例，形成所述绝缘介质层106、所述接触孔108及所述测试孔107的步骤包括：

于所述测试衬底101的所述第二面101b表面形成绝缘介质材料层；

于所述绝缘介质材料层上形成图形化掩膜层；

基于所述图形化掩膜层对所述绝缘介质材料层及所述测试衬底101进行刻蚀，以形成所述绝缘介质层106、所述接触孔108以及所述测试孔107。

作为示例，形成所述绝缘介质材料层之前还包括对所述测试衬底101远离所述测试器件层102的一侧进行减薄的步骤。

具体的，在一示例中，还包括所述绝缘介质层106的步骤，其中，所述测试器件层102形成在所述测试衬底101的正面，所述绝缘介质层106形成在所述测试衬底101的背面。所述绝缘介质层106及所述测试衬底101上下对应的位置一体形成所述接触孔108，其同时贯穿所述绝缘介质层106的上下表面和所述测试衬底101的上下表面。

在一所述绝缘介质层106的形成示例中，可以通过化学气相沉积等工艺形成所述绝缘介质材料层，所述绝缘介质材料层一方面用于所述测试衬底101的保护，另一方面作为所述测试衬底101顶部的层间介质层，后续可以在所述绝缘介质材料层的表面形成互连线等结构。所述绝缘介质材料层的材料可以为氧化硅、氮化硅或者氮氧化硅等半导体工艺中常用的绝缘介电材料。之后，对所述绝缘介质材料层和测试衬底101进行刻蚀，在一示例中，可以是在所述绝缘介质材料层上形成光刻胶层，通过光刻对其进行图形化，形成所述图形化掩膜层，然后以所述图形化掩膜层为掩膜依次刻蚀所述绝缘介质材料层以及所述测试衬底101，形成贯穿所述绝缘介质材料层和所述测试衬底101的通孔，即所述接触孔108，同时形成所述绝缘介质层106，所述接触孔108可以是tsc(throughsicontact)，是晶圆减薄后从背面穿过去的contact，其中，所述接触孔108显露所述互连结构，在一示例中，所述接触孔108显露所述互连结构的接触部分，所述接触孔108显露所述第二互连接触部104，在一个具体实施方式中，所述接触部分表面覆盖有一层粘附层，例如tin层或tan层等，容易在化学气相沉积或其他高温工艺中被硅化，形成钛硅化物或钽硅化物等，电阻较高。为了降低后续形成的接触部与所述接触部分之间的接触电阻，可以在形成所述接触孔108的过程中，在暴露出所述接触部分之后，进一步刻蚀去除接触部分表面的金属硅化物层。

在一可选示例中，当所述测试衬底101的正面形成所述测试器件层102之后，且在形成所述绝缘介质层106之前，对所述测试衬底101的背面进行减薄，可以采用化学机械研磨的工艺进行减薄，以降低所述测试衬底101的厚度，从而降低后续形成贯穿所述测试衬底101的通孔的刻蚀深度，在其他具体实施方式中，也可以采用湿法刻蚀和化学机械研磨工艺结合的方式对所述测试衬底101背面进行减薄，当然，在其他示例中，减薄的厚度还可以依据后续需要形成的接触部的高度设置。

如图1中的s4及图6-8所示，于所述接触孔108的内壁表面形成隔离层109并至少于所述隔离层109内壁上形成贯穿接触部111，于所述测试孔107中形成绝缘测试部，其中，所述绝缘测试部隔离所述测试衬底101，所述贯穿接触部111与所述第二互连接触部104电连接，以形成测试单元。

作为示例，形成所述贯穿接触部111之后还包括步骤：于所述绝缘介质层106上形成与所述贯穿接触部111电连接的电性引出结构112。所述电性引出结构112可以实现所述贯穿接触部111的电性引出，其中，所述电性引出结构112可以包括焊垫以及与焊垫电连接的引线，也可以是直接制作的焊垫，所述电性引出结构112的布局可以依据实际选择，在一示例中，所述电性引出结构112的材料可以是铝。

具体的，该步骤进行测试单元测试结构的制备，于所述测试孔107形成所述绝缘测试部110，实现了所述测试衬底101之间的绝缘，将所述测试衬底101隔离成至少两个相绝缘的部分，形成了测试衬底101中的隔离结构，从而可以基于所述绝缘测试部110进行隔离结构的测试，即在所述绝缘测试部110的两侧的测试衬底101上分别施加不同的电压，以进行隔离结构的测试，如可以基于所述绝缘测试部110进行半导体器件结构区域中隔离阱区的绝缘隔离结构(tsi，throughsiisolation)的测试，本发明在所述接触孔108中形成了与所述第二互连接触部104电连接的贯穿接触部111，使得所述贯穿接触部111可以通过所述第二互连接触部104、所述金属层105以及与所述测试衬底101相接触的所述第一互连接触部103之间的电性连接将所述测试衬底101引出，从而可以在所述贯穿接触部111一端施加电压进行测试衬底101中所述绝缘测试部的测试，提供了绝缘测试部110两侧中一端的引出，实现了隔离结构的有效测试，另外，基于本发明的上述方案，在所述贯穿接触部111一端施加测试电压，在所述第一互连接触部103一端施加电压，还可以进行所述第一互连接触部103及所述第二互连接触部104之间的电性测试，以进行半导体器件结构中两互连部分的测试，如进行两个ct(contact)接触柱之间的电性测试，此外，本发明的上述测试单元可以制备在切割道中，即单独制备一个wat的测试tsi结构，可以兼容当前的工艺流程，在wat(waferacceptancetest)阶段就对其进行测试，如果隔离结构存在问题便可以早期发现，无需等到sort测试阶段再进行测试，也可以有效解决sort测试阶段对阱区well漏电测试所带来的问题，例如，tsi(throughsiisolation，用来隔离阱区的漏电)在mainchip区域，目前只有到了sort测试阶段才能探测到well(阱区)漏电，并以此来反推tsi工艺是否有问题，并且还不能锁定，并且还有可能因为被其他问题掩盖而无法直接区分是否是tsi工艺问题导致的阱区漏电，本发明的方案可以在wat测试tsk(testkey)上构建一种能够监测tsi的结构，可以早期监控tsi工艺是否有问题。

如图9和图10所示，作为示例，所述半导体测试结构的制备方法包括制备至少两个所述测试单元的步骤，其中，不同所述测试单元的所述贯穿接触部111与不同的测试电压相连接以进行半导体测试。

具体的，如图9和图10所示，图9的俯视图可以参考图10所示，该示例中，包括至少两个所述测试单元，图9示出两个所述测试单元为例，该测试结构中，对两个测试单元的所述贯穿接触部111进行不同的电压施加，也就是将绝缘测试部110隔离的两部分测试衬底101通过测试单元各自的第一互连接触部103进行了电性引出，从而可以测出这两部分测试衬底101之间的绝缘测试部是否出现问题，测得隔离结构是否出现了漏电等问题，在一示例中，可以在两个所述贯穿引出部111上逐步施加电压，每次提高2v(step为2v)，到50v，在这个过程中若电流大于10e^-7a就认为漏电，在其他示例中，也可以是依据经验加一合适电压，无电流就证明隔离结构没有问题，有电流就证明隔离结构漏电。当然，存在多个所述测试单元时，取其中两个测试单元可以基于不同的测试电压进行类似隔离结构的测试。

如图10所示，作为示例，所述半导体测试结构的制备方法还包括制备第一金属梳齿部203及第二金属梳齿部204的步骤，其中，所述第一金属梳齿部203与所述第二金属梳齿部204呈叉指状设置，且所述第一金属梳齿部203及所述第二金属梳齿部204分别与不同所述测试单元的所述贯穿接触部201、202电连接。

具体的，如图10所示，当所述测试单元至少为两个时，图中以两个测试单元为例，还包括形成所述第一金属梳齿部203和第二金属梳齿部204的步骤，二者构成叉指测试电极，所述第一金属梳齿部与一个测试单元的贯穿接触部111电连接，所述第二金属梳齿部与另一个测试单元的贯穿接触部111电连接，从而可以在两个测试单元的贯穿接触部111上分别施加不同的测试电压进行vbd测试，实现击穿电压测试的功能，例如通过不同测试单元的电性引出结构201、202进行电性引出，在一示例中，可以是进行vbd测试的结构为器件原有测试结构，通过本发明方案的设计，对该vbd测试结构(padout3klevelvbd，例如可以监测tsc之间的vbd)进行改进，在保留原先功能的同时增加了对tsi结构的监测能力。

作为示例，所述测试孔107的形状包括环形，环形的所述测试孔107套设于所述接触孔108的外围，且所述第一互连接触部103与所述测试孔107所限定的环形区域内的所述测试衬底101相接触。

作为示例，所述环形区域划分为相邻的主体区110a及接触穿孔区110b，参见图10所示，所述第一互连接触部103与所述第二互连接触部104的数量相同，其中，所述第一互连接触部103形成于所述主体区对应的所述测试器件层102中，所述第二互连接触部104形成于所述接触穿孔区对应的所述测试器件层102中。

具体的，在一示例中，所述测试孔107的形状设置为环形，可以是圆形环、方形环、多边形环、不规则形环等等，后续形成的所述绝缘测试部110也为环形结构，当然，在其他示例中，所述测试孔107也可以是条形结构，进一步可以设置成多条所述条形结构，还可以是实现所述测试衬底101隔离的其他结构，依据实际设定，本示例中，所述测试孔107的形状设置为环形，进一步，所述接触孔108设置在环形限定的区域之内，并与环形的测试孔107的内缘之间具有间距，环形的所述测试孔107的设置有利于在需要的位置设置出相隔离的两部分所述测试衬底101，从而有利于后续测试结构部分的制备，有利于进行布线引出，此时，后续形成的所述贯穿接触部111也就设置在所述绝缘测试部110所限定的环形区域之内，同时，所述测试器件层102中的所述第一互连接触部103与所述环形区域所述限定的测试衬底101相接触，实现与测试衬底101的电连接。

进一步，在一可选示例中，所述环形区域划分为相邻的主体区110a及接触穿孔区110b，参见图10所示，例如所述主体区110a与所述接触穿孔区110b左右设置，在一示例中，所述主体区与所述接触穿孔区的面积相等，所述主体区的所述测试衬底101用于实现与所述第一互连接触部103的电连接，所述接触穿孔区的所述测试衬底101用于基于所述贯穿接触部111实现所述主体区的电性引出，即所述第一互连接触部103与所述主体区对应，所述第二互连接触部104及所述贯穿接触部111与所述接触穿孔区对应，所述接触孔108设置在所述接触穿孔区中，在一可选示例中，所述第一互连接触部103与所述第二互连接触部104的数量相同，当然，在其他示例中，所述第一互连接触部103为至少一个，所述第二互连接触部104的数量为至少一个，以实现测试衬底101的电性引出。

作为示例，所述接触孔108、所述测试孔107与器件区域的阱区隔离结构(如器件区用于阱区漏电隔离的tsi)基于同一工艺形成。

作为示例，所述绝缘测试部与所述隔离层109基于同一工艺形成。

作为示例，采用氧化工艺形成所述绝缘测试部110及所述隔离层109。

作为示例，所述测试孔107的宽度小于所述隔离层109厚度的两倍。

具体的，在一示例中，所述接触孔108、所述测试孔107与器件区域的阱区隔离结构基于同一工艺形成，所述阱区的隔离结构在这里可以是指隔离器件区域中的阱区的隔离通孔，三者基于同一工艺制备，可以实现对阱区隔离结构的测试，在一示例中，半导体器件结构划分为器件区和切割道区，所述隔离结构形成于器件区，用于隔离阱，所述接触孔108及所述测试孔107形成在所述切割道区，即所属测试单元形成在所述切割道区，用于形成测试结构进行半导体器件结构的测试。

另外，在一示例中，所述绝缘测试部110与所述隔离层109基于同一工艺形成，在一可选示例中，二者材料相同，可以均为氧化硅，可选地，二者采用干氧化工艺形成，如issg(原位水汽生成)工艺，从而可以直接形成所需材料层，无需进行刻蚀工艺，也就可以有效缓解刻蚀过程中的残留电荷在导电结构中移动对器件造成的影响，在一可选示例中，所述测试孔107的宽度小于所述隔离层109厚度的两倍，从而可以有利于绝缘测试部110的有效填充，不浪费氧化工艺时间及原料，提高作业效率，所述测试孔107的宽度介于120-200nm之间，可以选择为160nm。所述接触孔108的宽度介于700-750nm之间，可以选择为720nm，以有利于所述半导体测试结构的制备。

实施例二：

如图8-10所示，并参阅图1-7，本发明还提供一种半导体测试结构，所述半导体测试结构优选采用本发明实施例一提供的半导体测试结构的制备方法制备得到，当然，也可以采用其他制备方法制备得到，所述半导体测试结构包括至少一个测试单元，所述测试单元包括：

测试衬底101，具有相对的第一面101a及第二面101b，所述测试衬底101中形成有接触孔108及测试孔107，所述接触孔108与所述测试孔107均贯穿所述测试衬底101的上下表面且二者之间具有间距；

测试器件层102，形成于所述第一面101a上，所述测试器件层102中形成有第一互连接触部103、第二互连接触部104及至少一层金属层105，所述第一互连接触部103的一端与所述测试衬底101相接触，另一端通过所述金属层105与所述第二互连接触部104电连接，所述第二互连接触部104显露于所述接触孔108相中且与所述测试衬底101相绝缘；

隔离层109，形成于所述接触孔108的内壁表面；

贯穿接触部111，填充于所述接触孔108中，所述贯穿接触部111至少形成于所述隔离层109内壁上并与所述第二互连接触部104电连接；以及

绝缘测试部，填充于所述测试孔107中，所述绝缘测试部隔离所述测试衬底101。

具体的，所述测试衬底101可以为半导体材料，例如单晶硅衬底、单晶锗衬底、soi(绝缘体上硅)衬底或goi(绝缘体上锗)衬底等，所述测试衬底101根据需要还可以为n型或p型掺杂衬底。本领域技术人员可以根据实际需求选择合适的衬底材料，在此不作限定。该具体实施方式中，所述测试衬底101为单晶硅晶圆。在一示例中，所述测试衬底101包括正面及背面，所述正面用于进行测试器件层102的制备，所述背面用于进行电性引出，所述第一面101a即为所述正面，所述第二面101b为所述背面。

在一示例中，所述测试衬底101具有相对的正面和背面，在所述测试衬底101的正面形成所述测试器件层102，即所述正面是指形成器件的一面，也就是说，在所述测试衬底101的正面上进行器件制备，可选地，可以在所述测试衬底101的正面进行离子注入等操作，形成有源区等，为后续形成所述测试器件层102做准备。在一可选示例中，所述测试器件层102中还可以形成有其他结构，以进行半导体测试，如接触柱ct(contact)等。在一示例中，所述第一互连接触部103、所述第二互连接触部104的材料均是w，所述金属层105的材料可以是cu，另外，在一示例中，还可以形成有第一过渡部103a及第二过渡部104a，如图3所示，二者的材料均可以是与对应的互连接触部一致的材料，如二者的材料均可以是w。

具体的，所述第一互连接触部103及所述第二互连接触部104可以是互连结构的接触部分，互连结构用于所述测试器件层102中的布线连接，所述第一互连接触部103和所述第二互连接触部104均可以是连接通孔ct(contact)，所述第一互连接触部103与所述测试衬底101相接触，可以基于所述第一互连接触部103实现所述测试衬底101的电引出，此时，在这一步工艺中，所述第二互连接触部104可以与所述测试衬底101相接触，也可以不与所述测试衬底101相接触，例如，可以是所述第二互连接触部104朝向所述测试衬底101的端面与所述测试衬底101之间具有间距。

另外，所述金属层105可以是测试器件中的金属布线层，可以是所述第一互连接触部103与所述第二互连接触部104都与同一金属层105相连接从而实现二者的电连接，还可以是所述第一互连接触部103和所述第二互连接触部104分别与不同的金属层105相连接，不同的金属层105之间通过连接柱和金属层105等导电结构进行电连接而实现所述第一接触互联部和所述第二互连接触部104的电连接，所述第一互连接触部103、所述第二互连接触部104及所述金属层105的数量和位置可以依据实际需求进行设置。在一可选示例中，所述第一互连接触部103与所述第二互连接触部104平行设置，并垂直于所述金属层105所在的平面。

具体的，形成所述测试孔107用于后续形成隔离结构的测试结构，其中，使得所述第二互连接触部104与所述测试衬底101相绝缘，可以是所述接触孔108的直径大于所述第二互连接触部104的直径，从而使所述第二互连接触部104与所述测试衬底101相绝缘，这里的直径可以理解为接触孔108与第二互连结构相接触的接触部的最大处的尺寸，从而可以达到绝缘不接触的效果。

作为示例，所述测试单元还包括形成于所述测试衬底101的所述第二面101b上的绝缘介质层106，且所述贯穿接触部111还延伸贯穿所述绝缘介质层106的上下表面。

作为示例，所述绝缘介质层106上还形成有与所述贯穿接触部111电连接的电性引出结构112，所述电性引出结构112可以实现所述贯穿接触部111的电性引出，其中，所述电性引出结构112可以包括焊垫以及与焊垫电连接的引线，也可以是直接制作的焊垫，所述电性引出结构112的布局可以依据实际选择，在一示例中，所述电性引出结构112的材料可以是铝。

具体的，在一示例中，所述测试器件层102形成在所述测试衬底101的正面，所述绝缘介质层106形成在所述测试衬底101的背面。所述绝缘介质层106及所述测试衬底101上下对应的位置一体形成所述接触孔108，其同时贯穿所述绝缘介质层106的上下表面和所述测试衬底101的上下表面。

具体的，该步骤进行测试单元测试结构的制备，于所述测试孔107形成所述绝缘测试部110，实现了所述测试衬底101之间的绝缘，将所述测试衬底101隔离成至少两个相绝缘的部分，形成了测试衬底101中的隔离结构，从而可以基于所述绝缘测试部110进行隔离结构的测试，即在所述绝缘测试部110的两侧的测试衬底101上分别施加不同的电压，以进行隔离结构的测试，如可以基于所述绝缘测试部110进行半导体器件结构区域中隔离阱区的绝缘隔离结构(tsi，throughsiisolation)的测试，本发明在所述接触孔108中形成了与所述第二互连接触部104电连接的贯穿接触部111，使得所述贯穿接触部111可以通过所述第二互连接触部104、所述金属层105以及与所述测试衬底101相接触的所述第一互连接触部103之间的电性连接将所述测试衬底101引出，从而可以在所述贯穿接触部111一端施加电压进行测试衬底101中所述绝缘测试部的测试，实现了隔离结构的有效测试。另外，基于本发明的上述方案，在所述贯穿接触部111一端施加测试电压，在所述第一互连接触部103一端施加电压，还可以进行所述第一互连接触部103及所述第二互连接触部104之间的电性测试，以进行半导体器件结构中两互连部分的测试，如进行两个ct(contact)接触之间的测试。此外，本发明的上述测试单元可以制备在切割道中，可以在wat阶段就对其进行测试，若果隔离结构存在问题可以早期发现，无需等到sort测试阶段再进行测试，也可以有效解决sort测试阶段对阱区well漏电测试所带来的问题，例如，目前的只有到了sort测试才能探测到well漏电，并以此来反推tsi(throughsiisolation，用来隔离阱区的漏电)工艺是否有问题，并且还有可能因为被其他问题掩盖而无法直接区分是否是tsi工艺问题导致的阱区漏电，本发明的方案可以在wat测试tsk(testkey)上构建一种能够监测tsi的结构，可以早期监控tsi工艺是否有问题。

作为示例，所述测试孔107的形状包括环形，环形的所述测试孔107套设于所述接触孔108的外围，且所述第一互连接触部103与所述测试孔107所限定的环形区域内的所述测试衬底101相接触。

作为示例，所述环形区域划分为相邻的主体区110a及接触穿孔区110b，参见图10所示，所述第一互连接触部103与所述第二互连接触部104的数量相同，其中，所述第一互连接触部103形成于所述主体区对应的所述测试器件层102中，所述第二互连接触部104形成于所述接触穿孔区对应的所述测试器件层102中。

具体的，在一示例中，所述测试孔107的形状设置为环形，可以是圆形环、方形环、多边形环、不规则形环等等，后续形成的所述绝缘测试部110也为环形结构，当然，在其他示例中，所述测试孔107也可以是条形结构，进一步可以设置成多条所述条形结构，还可以是实现所述测试衬底101隔离的其他结构，依据实际设定，本示例中，所述测试孔107的形状设置为环形，进一步，所述接触孔108设置在环形限定的区域之内，并与环形的测试孔107的内缘之间具有间距，环形的所述测试孔107的设置有利于在需要的位置设置出相隔离的两部分所述测试衬底101，从而有利于后续测试结构部分的制备，有利于进行布线引出，此时，后续形成的所述贯穿接触部111也就设置在所述绝缘测试部110所限定的环形区域之内，同时，所述测试器件层102中的所述第一互连接触部103与所述环形区域所述限定的测试衬底101相接触，实现与测试衬底101的电连接。

进一步，在一可选示例中，所述环形区域划分为相邻的主体区及接触穿孔区，例如所述主体区与所述接触穿孔区左右设置，在一示例中，所述主体区与所述接触穿孔区的面积相等，所述主体区的所述测试衬底101用于实现与所述第一互连接触部103的电连接，所述接触穿孔区的所述测试衬底101用于基于所述贯穿接触部111实现所述主体区的电性引出，即所述第一互连接触部103与所述主体区对应，所述第二互连接触部104及所述贯穿接触部111与所述接触穿孔区对应，所述接触孔108设置在所述接触穿孔区中，在一可选示例中，所述第一互连接触部103与所述第二互连接触部104的数量相同，当然，在其他示例中，所述第一互连接触部103为至少一个，所述第二互连接触部104的数量为至少一个，以实现测试衬底101的电性引出。

作为示例，所述半导体测试结构包括至少两个所述测试单元，不同所述测试单元的所述贯穿接触部111与不同的测试电压相连接以进行半导体测试。

具体的，如图9和图10所示，图9的俯视图可以参考图10所示，该示例中，包括至少两个所述测试单元，图9示出两个所述测试单元为例，该测试结构中，对两个测试单元的所述贯穿接触部111进行不同的电压施加，也就是将绝缘测试部110隔离的两部分测试衬底101通过测试单元各自的金属层105及第一互连接触部103进行了电性引出，从而可以测出这两部分衬底之间的绝缘测试部是否出现问题，测得隔离结构是否出现了问题。当然，存在多个所述测试单元时，取其中两个测试单元可以基于不同的测试电压进行类似隔离结构的测试。

作为示例，所述半导体测试结构还包括第一金属梳齿部203及第二金属梳齿部204，所述第一金属梳齿部203与所述第二金属梳齿部204呈叉指状设置，且所述第一金属梳齿部及所述第二金属梳齿部分别与不同所述测试单元的所述贯穿接触部201、202电连接。

作为示例，所述测试孔107的宽度小于所述隔离层109厚度的两倍。

具体的，如图10所示，当所述测试单元至少为两个时，图中以两个测试单元为例，还包括形成所述第一金属梳齿部和第二金属梳齿部的步骤，二者构成叉指测试电极，所述第一金属梳齿部与一个测试单元的贯穿接触部111电连接，所述第二金属梳齿部与另一个测试单元的贯穿接触部111电连接，从而可以在两个测试单元的贯穿接触部111上分别施加不同的测试电压进行vbd测试，实现击穿电压测试的功能，例如通过不同测试单元的电性引出结构201、202进行电性引出，在一示例中，可以是进行vbd测试的结构为器件原有测试结构，通过本发明方案的设计，对该vbd测试结构(padout3klevelvbd，例如可以监测tsc之间的vbd)进行改进，在保留原先功能的同时增加了对tsi结构的监测能力。

在一可选示例中，所述测试孔107的宽度小于所述隔离层109厚度的两倍，从而可以有利于绝缘测试部110的有效填充，不浪费氧化工艺时间及原料，提高作业效率，所述测试孔107的宽度介于120-200nm之间，可以选择为160nm。所述接触孔108的宽度介于700-750nm之间，可以选择为720nm，以有利于所述半导体测试结构的制备。

本发明还提供一种半导体器件结构，所述半导体器件结构包括如上述任意一项方案所述的半导体测试结构，其中，所述半导体测试结构形成于所述半导体器件结构的切割道中。

具体的，本发明还提供一种半导体器件结构，其中，所述半导体器件结构还可以包括形成于所述测试衬底101上的存储器结构，即所述存储器结构与所述测试结构均集成在所述测试衬底101上，其中，所述存储结构包括核心区域和围绕核心区域设置的台阶区域，由隔离层和控制栅层交替堆叠而成，核心区域内形成有贯穿存储结构的沟道柱结构。所述器件结构层内的所述互连结构包括垂直设置的接触部以及横向设置的互连线。可选地，垂直设置的接触部包括接触部分实现与半导体衬底的电连接，接触部包括垂直于所述半导体衬底表面方向设置的连接台阶区域栅极层的字线接触部、连接沟道柱结构顶部的沟道接触部、贯穿存储结构的共源极接触部等；横向设置的互连线包括平行于半导体衬底表面方向设置的与垂直设置的接触部连接的字线、源线、位线等。接触部与互连线相互配合，将器件结构层内存储结构与外部形成电连接的结构引出至底部形成于半导体衬底表面，在一示例3dnand闪存结构中，包括存储阵列结构以及位于存储阵列结构上方的cmos电路结构，所述存储阵列结和cmos电路结构通常分别形成于两个不同的晶圆上，然后通过键合方式，将形成有cmos电路晶圆与存储整列结构晶圆键合，然后将存储阵列结构晶圆的背面打薄后，再从晶圆背面形成贯穿晶圆接触部，将cmos电路和存储阵列结构的电路接出来，该示例中，所述测试结构及所述存储器结构均集成在同一晶圆上，与cmos晶圆进行键合，所述测试结构可以实现对存储器结构晶圆上的阱区隔离结构的测试。

实施例三：

如图14所示，本发明还提供一种半导体测试方法，所述测试方法包括步骤：

提供如实施例二中任意一项所述的半导体测试结构；

向所述贯穿接触部111施加测试电压以进行所述绝缘测试部110的电性测试，当形成有至少两个所述测试单元时，向不同所述测试单元的所述贯穿接触部施加不同的测试电压以进行所述绝缘测试部110的电性测试。

具体的，本发明提供一种半导体测试方式，首先提供如实施例二中任意一项所述的半导体测试结构，基于所述测试结构中的所述测试单元，所述绝缘测试部110实现了所述测试衬底101之间的绝缘，形成了测试衬底101中的隔离结构，从而可以基于所述绝缘测试部110进行隔离结构的测试，即在所述绝缘测试部110的两侧的测试衬底101上分别施加不同的电压，以进行隔离结构的测试，如可以基于所述绝缘测试部110进行半导体器件结构区域中隔离阱区的绝缘隔离结构(tsi，throughsiisolation)的测试，其中，本发明在所述接触孔108中形成了与所述第二互连接触部104电连接的贯穿接触部111，使得所述贯穿接触部111可以通过所述第二互连接触部104、所述金属层105以及与所述测试衬底101相接触的所述第一互连接触部103之间的电性连接将所述测试衬底101引出，从而可以在所述贯穿接触部111一端施加电压进行测试衬底101中所述绝缘测试部的测试，提供了绝缘测试部110两侧中一端的引出，实现了隔离结构的有效测试，另外，基于本发明的上述方案，在所述贯穿接触部111一端施加测试电压，在所述第一互连接触部103一端施加电压，还可以进行所述第一互连接触部103及所述第二互连接触部104之间的电性测试，以进行半导体器件结构中两互连部分的测试，如进行两个ct(contact)接触之间的测试，此外，本发明的上述测试单元可以制备在切割道中，可以在wat阶段就对其进行测试，如果隔离结构存在问题便可以早期发现，无需等到sort测试阶段再进行测试，也可以有效解决sort测试阶段对阱区well漏电测试所带来的问题，例如，目前只有到了sort测试阶段才能探测到well漏电，并以此来反推tsi(throughsiisolation，用来隔离阱区的漏电)工艺是否有问题，并且还有可能因为被其他问题掩盖而无法直接区分是否是tsi工艺问题导致的阱区漏电，本发明的方案可以在wat测试tsk(testkey)上构建一种能够监测tsi的结构，可以早期监控tsi工艺是否有问题。

当存在至少两个测试单元时，对两个测试单元的所述贯穿接触部111进行不同的电压施加，参见图9和图10所示，也就是将绝缘测试部110隔离的两部分测试衬底101通过测试单元各自的第一互连接触部103进行了电性引出，从而可以测出这两部分测试衬底101之间的绝缘测试部是否出现问题，测得隔离结构是否出现了问题。当然，存在多个所述测试单元时，取其中两个测试单元可以基于不同的测试电压进行类似隔离结构的测试。

具体的，如图10所示，当所述测试单元至少为两个时，图中以两个测试单元为例，且当测试结构还包括所述第一金属梳齿部和第二金属梳齿部，二者构成叉指测试电极时，所述第一金属梳齿部与一个测试单元的贯穿接触部111电连接，所述第二金属梳齿部与另一个测试单元的贯穿接触部111电连接，从而可以在两个测试单元的贯穿接触部111上分别施加不同的测试电压进行vbd测试，实现击穿电压测试的功能，例如通过所述电性引出结构112进行电性引出，在一示例中，可以是进行vbd测试的结构为器件原有测试结构，通过本发明方案的设计，对该vbd测试结构(padout3klevelvbd，例如可以监测tsc之间的vbd)进行改进，在保留原先功能的同时增加了对tsi结构的监测能力。

对比例：

如图11-13所示，本发明还提供一对比例，该对比例的测试结构中包括至少一个测试单元，测试单元包括测试衬底301、测试器件层302、第二互连接触部303、金属层304、绝缘介质层305、隔离层306、贯穿接触部307以及电性引出结构308，参见图12及图13所示，该对比例中还包括两个测试单元的示例，包括该示例中还包括第一电性引出结构401、第二电性引出结构402、第一金属梳齿部403、第二金属梳齿部404，该对比例中，该对比例中相关结构的描述可以参见本发明实施例1至3中的相关描述，该对比例的结构可以是现有器件结构中的vbd测试结构，可以在wat测试阶段进行vbd测试，即可以是padout3klevelvbd结构，仅仅能监测tsc之间的vbd，不能监测tsi是否正常，而本发明实施例1至3中的测试结构对其进行了改进，至少可以是在原先已有的padoutvbd结构的pad四周加一圈tsi结构同时把pad改造为halfpad，在保留原先功能的同时增加了对tsi结构的监测能力，在wat测试tsk上构建一种能够监测tsi的结构，早期监控到tsi工艺是否有问题。

综上所述，本发明的半导体测试结构及方法，基于绝缘测试部将测试衬底隔离，通过第一互连接触部、金属层、第二互连接触部将测试衬底电性引出，实现了隔离结构的测试，基于本发明的方案设计，可以在早期进行隔离结构的测试，如在wat阶段进行测试，进一步，基于本发明的方案还可以进行接触柱ct之间电性测试，可以基于方案设计进行vbd测试，即同时具有vbd测试功能和隔离结构(如tsi)的测试功能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。