一种半导体器件及其制备方法与流程

本发明涉及半导体技术领域，具体涉及一种半导体器件及其制备方法。

背景技术：

随着集成电路特征尺寸持续微缩，特别是到了5nm以下节点，传统三栅或双栅的鳍式场效应晶体管（finfield-effecttransistor，可缩写为finfet）器件因自身结构问题，无法继续缩小。解决这一问题可采用环栅（gate-all-around，可缩写为gaa）结构。gaa结构可以调整堆叠纳米线或片环栅器件的尺寸，以确保栅极可以在沟道的顶部和两侧，而且还可以在沟道的下方。

现有的堆叠纳米线或片环栅器件中的沟道一般采用stifirst工艺通过外延形成，或者，采用stilast工艺通过周期性外延形成si/sige的叠层来实现。

但是，上述两种沟道的形成方法，易导致形成的沟道存在晶格缺陷，影响最终形成半导体器件的性能和可靠性。

技术实现要素：

为了克服现有沟道的形成方法，易导致形成的沟道存在晶格缺陷，影响最终形成器件的性能和可靠性的技术问题，本发明提供一种半导体器件及其制备方法。

本发明所述的一种半导体器件的制备方法，包括以下步骤：

提供第一衬底和第二衬底；其中，第一衬底具有第一键合互连面，第二衬底具有第二键合互连面；

在第一衬底上制备单晶叠层结构；其中，单晶叠层结构包括若干交替堆叠的异质材料层和第二衬底层；

在第一衬底上制备若干纳米线或片；

在若干纳米线或片上形成栅极介质层和栅极；

形成金属接触；

在已形成的结构上形成若干层互连结构；

在若干层互连结构上依次形成金属衬垫和钝化层。

优选地，在第一衬底上制备单晶叠层结构的步骤包括：

于第一键合互连面，在第一衬底上形成异质材料层；

键合第一衬底的异质材料层和第二衬底的第二键合互连面；

对远离第二键合互连面的第二衬底的另一面进行减薄处理；以在异质材料层上保留预设厚度的第二衬底层；

重复上述操作，以在第一衬底上形成由若干异质材料层和第二衬底层交替堆叠构成的单晶叠层结构。

优选地，第一衬底和第二衬底均为si衬底、soi衬底、goi衬底或sige衬底中的任意一种。

优选地，异质材料层为sio2、sinx或sic中的任意一种，异质材料层的层厚为1至100nm；其中，x的取值范围为0.1至0.9。

优选地，第二衬底层为si、ge或sige中的任意一种，第二衬底层的层厚为1至100nm。

优选地，采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，键合异质材料层和第二键合互连面。

优选地，互连结构包括第一氧化介质层，刻蚀第一氧化介质层形成的通孔，填充在通孔内的第一金属塞，以及连接至第一金属塞的金属线。

优选地，在第一衬底上制备若干纳米线或片的步骤如下：

刻蚀单晶叠层结构和第一衬底，沿第一方向，在第一衬底上形成若干鳍状结构；其中，鳍状结构包括第一衬底刻蚀结构，以及交替堆叠的异质材料刻蚀结构和第二衬底刻蚀结构；

在若干鳍状结构之间的沟槽内形成浅槽隔离；

沿第二方向，在若干鳍状结构上形成牺牲栅；

进行源漏掺杂处理，形成源/漏区；并进行高温退火处理；

在已形成的结构上淀积第二氧化介质层，并对第二氧化介质层进行第一平坦化处理，以露出牺牲栅的顶部；

去除牺牲栅；并去除栅极区域内的异质材料刻蚀结构，形成若干纳米线或片。

优选地，在形成牺牲栅后，并在进行源漏掺杂处理前，还包括步骤：

选择性去除牺牲栅两侧预设长度的鳍状结构；并在牺牲栅沿第一方向上的两侧形成内侧墙；

在牺牲栅，内侧墙，以及剩余鳍状结构上形成间隔物；

沿第一方向，在间隔物的两侧形成若干鳍部，鳍部与鳍状结构对应。

优选地，鳍部包括交替堆叠的第一材料层和第二材料层；第一材料层为si，第二材料层为sige。

优选地，半导体器件为堆叠纳米线或片nmos环栅器件或堆叠纳米线或片pmos环栅器件。

优选地，半导体器件为堆叠纳米线或片cmos环栅器件，第一衬底包括n阱区和p阱区。

优选地，在若干纳米线或片上形成栅极介质层和栅极的步骤包括：

在纳米线或片上形成栅极介质层，并在n阱区和p阱区的栅极介质层上依次形成第一金属层、第二金属层和第一金属栅极；

选择性去除p阱区的栅极介质层上形成的第一金属栅极和第二金属层；并选择性去除p阱区上预设厚度的第一金属层；

选择性去除n阱区上预设厚度的第一金属栅极；并在n阱区剩余的第一金属栅极上，以及p阱区剩余的第一金属层上形成第二金属栅极；

在n阱区和p阱区的第二金属栅极上形成第三金属层；

在栅极区域内淀积第一金属，并对第一金属进行第二平坦化处理。

优选地，形成金属接触的步骤包括：

淀积第三氧化介质层，并对第三氧化介质层进行第三平坦化处理；

自第三氧化介质层的顶部向下刻蚀形成接触孔，接触孔与源/漏区对应；

在接触孔的孔底且与源/漏区的接触处形成硅化物；

填充第二金属，形成第二金属塞；

淀积第四金属层，并基于第四金属层，形成金属接触。

优选地，第一金属层为tin，第一金属层的层厚为：0.1至5nm；

第二金属层为tan，第二金属层的层厚为：0.1至5nm；

第一金属栅极为tin或tisin，第一金属栅极的层厚为：0.1至10nm。

优选地，第二金属栅极为tialcy，第二金属栅极的层厚为：0.1至10nm；其中，y的取值范围为：0.1至0.9；

第三金属层为：w、co或al中的任意一种，或，任意两种或三种的组合，第三金属层的层厚为：1至500nm；

第一金属为w。

优选地，硅化物为：nisi、tisi2或cosi2中的任意一种；硅化物的层厚为：0.1至100nm；第二金属为co或w。

本发明还提供一种半导体器件，半导体器件采用本发明提供的半导体器件的制备方法制备形成。

综上所述，本发明提供的半导体器件的制备方法，通过重复形成异质材料层，并在每一异质材料层上键合第二衬底，形成由若干异质材料层与第二衬底层交替堆叠的单晶叠层结构，相对于现有的通过外延生长形成的叠层结构，能够避免沟道存在晶格缺陷，确保后续形成的半导体器件的性能和可靠性。

本发明提供的半导体器件，同样具有性能和可靠性高，以及适用性强的优点。

附图说明

图1是本发明涉及的半导体器件的制备方法流程图；

图2是本发明涉及的在第一衬底上制备单晶叠层结构的流程图；

图3至图28是本发明涉及的半导体器件的制备方法每一步骤对应的结构图。

其中，1为第一衬底，2为n阱区，3为p阱区，4为第一键合互连面，5为第二衬底，6为第二键合互连面，7为单晶叠层结构，8为异质材料层，9为第二衬底层，10为鳍状结构，11为第一衬底刻蚀结构，12为异质材料刻蚀结构，13为第二衬底刻蚀结构，14为浅槽隔离，15为牺牲栅，16为填充空隙，17为内侧墙，18为间隔物，19为鳍部，20为第一材料层，21为第二材料层，22为第二氧化介质层，23为纳米线或片，24为栅极介质层，25为第一金属层，26为第二金属层，27为第一金属栅极，28为第二金属栅极，29为第三金属层，30为第一金属，31为第三氧化介质层，32为接触孔，33为第五金属层，34为硅化物，35为第二金属塞，36为第四金属层，37为金属接触，38为第一氧化介质层，39为通孔，40为第一金属塞，41为金属线，42为金属衬垫，43为钝化层。

具体实施方式

下面结合附图说明根据本发明的具体实施方式。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明并不限于下面公开的具体实施例的限制。

随着集成电路特征尺寸持续微缩，特别是到了5nm以下节点，传统三栅或双栅的finfet器件因自身结构问题，无法继续缩小。解决这一问题可采用gaa结构。具体地，gaa结构可以调整堆叠纳米线或片环栅器件的尺寸，以确保栅极可以在沟道的顶部和两侧，而且还可以在沟道的下方。

现有的堆叠纳米线或片环栅器件中的沟道一般采用下面两种方法形成：

采用stifirst工艺通过外延形成；具体地，刻蚀衬底，在衬底上形成若干鳍状结构，淀积浅槽隔离，对浅槽隔离进行回刻，露出鳍状结构顶部，对鳍状结构进行刻蚀，获得若干凹槽，之后在每一凹槽内外延形成满足材料要求的鳍部，再基于鳍部制备得到沟道。这种通过外延形成沟道的方式，因凹槽两侧不能够为沟道材料晶格生长提供充足限定，以及因衬底和鳍部的制备材料，或组成鳍部的各部分的制备材料不同，或不相近，其原子结构存在差异，而导致最后得到的沟道存在晶格缺陷。

采用stilast工艺通过周期性外延形成，具体地，在衬底上周期性外延形成si/sige的叠层，再通过刻蚀叠层和衬底形成若干鳍状结构，并基于若干鳍状结构形成沟道来实现。这种通过周期性外延形成si/sige叠层的方式，一方面会因为上述原因，导致得到的叠层存在晶格缺陷；另一方面因半导体器件中浅槽隔离的制备，以及对源/漏区进行激活处理，均需要在大于800℃的高温工艺下进行；而前置工艺中已经形成了si/sige的叠层，在高温工艺下，会导致sige中ge原子外扩，从而使得材料特性变差，并污染后继的前道工艺流程；所以形成si/sige的叠层后，一般需要采用小于800℃的低温工艺，以防止ge原子外扩，但是，低温工艺会对后续形成高质量的浅槽隔离和源/漏区极为不利；最终导致制备得到的半导体器件性能较差。

为了克服现有沟道的形成方法，易导致形成的沟道存在晶格缺陷，影响最终形成器件的性能和可靠性，或者，因材料自身特点，限制后续结构的形成工艺的技术问题，本发明提供一种半导体器件及其制备方法，本发明的关键在于：

通过重复形成异质材料层，并在每一异质材料层上键合第二衬底，形成由若干异质材料层与第二衬底层交替堆叠构成的单晶叠层结构，不会导致因外延生长而造成制备结构内存在晶格缺陷，避免影响后续形成器件的性能和可靠性。同时，本制备方法无须通过周期性外延形成若干si/sige的叠层，来实现堆叠纳米线环栅器件的制备，不会对后续结构的形成工艺造成限制；具有良好的适用性。

本发明所述的半导体器件的制备方法，如图1和图2所示，包括以下步骤：

s1、如图3和图5所示，提供第一衬底1和第二衬底5；其中，第一衬底1具有第一键合互连面4，第二衬底5具有第二键合互连面6；

本步骤中，第一衬底1为后续在其上形成单晶叠层结构7的半导体材料，第一键合互连面4是第一衬底1上的一个面，具体地，第一键合互连面4是后续在其上形成异质材料层8，以及与第二键合互连面6进行键合的面；第二衬底5包含后续对应形成半导体器件中的沟道材料（即第二衬底层9），第二键合互连面6是第二衬底5上的一个面，具体地，第二键合互连面6是后续第二衬底5上与第一键合互连面4键合的面。

具体地，第一衬底1和第二衬底5均为si衬底、soi衬底、goi衬底或sige衬底中的任意一种；当然，二者还可以是其他满足要求的半导体材料。

优选地，第一衬底1优选si衬底，第二衬底5优选soi衬底。

示例的，如图5所示，若第二衬底5为soi衬底，soi衬底自上而下包括硅层、埋氧层和硅衬底，第二键合互连面6为远离埋氧层的硅层的表面。

需要说明的是，通过本制备方法制备得到的半导体器件可以为堆叠纳米线或片nmos环栅器件、堆叠纳米线或片pmos环栅器件，或，堆叠纳米线或片cmos环栅器件；

具体地，若半导体器件为堆叠纳米线或片nmos环栅器件，则第一衬底1包括p阱区3。

若堆叠纳米线或片pmos环栅器件，则第一衬底1包括n阱区2。

如图3所示，若堆叠纳米线或片cmos环栅器件，则第一衬底1包括n阱区2和p阱区3。

s2、如图4至图9所示，在第一衬底1上制备单晶叠层结构7；其中，单晶叠层结构7包括若干交替堆叠的异质材料层8和第二衬底层9；

本步骤中，单晶叠层结构7中异质材料层8和第二衬底层9的层数可以根据实际情况设置，在此不作具体限定。

示例的，若单晶叠层结构7中包括两层交替堆叠的异质材料层8和第二衬底层9，则后期会对应形成两层纳米线或片23。

具体地，在第一衬底1上制备单晶叠层结构7的步骤包括：

s21、如图4所示，于第一键合互连面4，在第一衬底1上形成异质材料层8；

本步骤中，在进行键合互连前，需要于第一键合互连面4，在第一衬底1上形成异质材料层8；其中，异质材料层8可以为sio2、sinx或sic中的任意一种；其中，x的取值范围为0.1至0.9。

具体地，形成后异质材料层8的层厚为1至100nm。

示例的，若第一衬底1为硅衬底，且异质材料层8为sio2，则可以于第一键合互连面4，对第一衬底1进行氧化处理，以在第一衬底1上形成异质材料层8；若异质材料层8为sinx或sic，则可以通过cvd（化学气相沉积）、pvd（物理气相沉积）、蒸发或ald（原子层沉积）等工艺在第一衬底1的第一键合互连面4上沉积形成异质材料层8。

s22、如图6和图7所示，键合第一衬底1的异质材料层8和第二衬底5的第二键合互连面6；

本步骤中，待异质材料层8形成后，将第一衬底1通过异质材料层8倒置在第二衬底5的第一键合互连面4上，并对二者进行键合互连，以将二者紧密的连接在一起。

具体地，可以采用硅硅直接键合工艺、金属表面键合工艺、聚合物黏结层键合工艺或共晶键合工艺中的任意一种，键合异质材料层8和第二键合互连面6。

s23、如图8所示，对远离第二键合互连面6的第二衬底5的另一面进行减薄处理；以在异质材料层8上保留预设厚度的第二衬底层9；

本步骤中，在进行键合互连后，需要在第二衬底5的另一面进行减薄处理，以在异质材料层8上形成满足厚度要求的第二衬底层9。

其中，第二衬底层9为si、ge或sige中的任意一种，第二衬底层9的层厚为1至100nm。

s24、如图9所示，重复上述操作，以在第一衬底1上形成由若干异质材料层8和第二衬底层9交替堆叠构成的单晶叠层结构7。

本步骤中，待第二衬底层9形成后，在远离异质材料层8的第二衬底层9的表面，形成上面一层叠层中的异质材料层8，提供新的第二衬底5，依次进行键合、减薄等处理，得到第二层叠层，重复上述步骤，可以得到若干层由异质材料层8和第二衬底层9构成的单晶叠层结构7。

示例的，若第一衬底1为硅衬底，异质材料层8为sio2，且第二衬底5为soi衬底，则在执行完上述操作后可以得到若干层sio2/si的单晶叠层结构7。

采用上述技术方案，与现有通过外延工艺形成沟道的方式相比，本制备方法，通过氧化处理或表面沉积，以及逐层键合的方式，形成单晶叠层结构7，不会因外延生长的沟道材料周围不存在充足的限定，或者，因沟道材料与衬底材料、牺牲层材料不同，而导致形成的沟道存在晶格缺陷，提高最终形成器件的性能和可靠性。同时，形成的若干异质材料层8/第二衬底层9的叠层，不会在高温处理过程中造成原子扩散，影响沟道材料特性，且不会污染后继的前道工艺流程。

需要说明的是，每一层叠层中的异质材料层8、第二衬底层9的厚度与其他叠层中的异质材料层8、第二衬底层9的厚度，可以相同，也可以不同，具体地，异质材料层8和第二衬底层9的厚度可结合实际情况设置。

s3、如图10至图19所示，在第一衬底1上制备若干纳米线或片23；

具体地，在第一衬底1上制备若干纳米线或片23的步骤如下：

s31、如图10和图11所示，刻蚀单晶叠层结构7和第一衬底1，沿第一方向，在第一衬底1上形成若干鳍状结构10；其中，鳍状结构10包括第一衬底刻蚀结构11，以及交替堆叠的异质材料刻蚀结构12和第二衬底刻蚀结构13；

本步骤中，可以采用干法各向异性刻蚀单晶叠层结构7和第一衬底1，以沿第一方向，在第一衬底1上形成若干鳍状结构10，其中，鳍状结构10包括第一衬底刻蚀结构11，以及交替堆叠的异质材料刻蚀结构12和第二衬底刻蚀结构13，具体地，第一衬底刻蚀结构11为刻蚀第一衬底1对应形成的结构，异质材料刻蚀结构12为刻蚀异质材料层8对应形成的结构，第二衬底刻蚀结构13为刻蚀第二衬底层9对应形成的结构。

需要说明的是，图10是在形成若干鳍状结构10后整体结构立体图，图11是图10所示结构沿a-a向剖视图。

s32、如图12所示，在若干鳍状结构10之间的沟槽内形成浅槽隔离14；

本步骤中，相对于传统的周期性外延si/sige叠层的方式形成堆叠纳米线或片环栅器件，本发明提供的方法，可以通过高温工艺形成具有高质量的浅槽隔离14，不会因ge原子在高温处理过程中扩散到其他区域，从而导致沟道材料特性变差，也不会污染后继的前道工艺流程，提高器件性能。

其中，浅槽隔离14的材料可为sin、si3n4、sio2或sico，其沉积的厚度可以根据实际情况设置。

s33、如图13所示，沿第二方向，在若干鳍状结构10上形成牺牲栅15；

本步骤中，若干鳍状结构10上形成牺牲栅15的栅极材料，其中，栅极材料可以为多晶硅，然后可以采用湿法刻蚀或干法刻蚀工艺，刻蚀栅极材料形成牺牲栅15。

需要说明的是，图12是形成浅槽隔离14后，沿a-a向剖视图；图13是形成牺牲栅15后，沿a-a向剖视图。

进一步地，在步骤s33之后，并在进行步骤s34之前，还包括以下步骤：

s33-1、选择性去除牺牲栅15两侧预设长度的鳍状结构10；并在牺牲栅15沿第一方向上的两侧形成内侧墙17；

本步骤中，如图14所示，先选择性去除鳍状结构10中的源漏区后，采用干法刻蚀或湿法腐蚀等工艺，选择性去除剩余鳍状结构10中的部分长度的异质材料刻蚀结构12，具体地，如图15和图16所示，可以去除露在牺牲栅15外的异质材料刻蚀结构12，形成填充空隙16；之后采用ald等工艺，在剩余鳍状结构10上形成覆盖材料，并高选择比地去除填充空隙16外的覆盖材料，仅在填充空隙16内形成覆盖材料。

需要说明的是，覆盖材料需要选择与异质材料刻蚀结构12制备材料具有选择比的其他材料；

同时，图14是去除源漏区后整体结构立体图；图15是形成填充空隙16后整体结构立体图；图16是图15所示结构沿b-b向剖视图。

s33-2、在牺牲栅15，内侧墙17，以及剩余鳍状结构10上形成间隔物18；

需要说明的是，在剩余鳍状结构10上形成间隔物18后应注意，需要露出沿第一方向上鳍状结构10的两侧，以方便后续形成与其连接的鳍部19。

s33-3、如图17和图18所示，沿第一方向，在间隔物18的两侧形成若干鳍部19，鳍部19与鳍状结构10对应；

本步骤中，待间隔物18形成后，需要在对应被去除掉的部分鳍状结构10的位置外延形成鳍部19，以为后续经掺杂或离子注入等工序在鳍部19上形成源/漏区。

具体地，鳍部19包括交替堆叠的第一材料层20和第二材料层21，其中，第一材料层20可以为si，第二材料层21可以为sige；当然，第一材料层20和第二材料层21还可以由其他满足要求的材料。

需要说明的是，图17是形成鳍部19后整体结构立体图；图18是图17所示结构沿b-b向结构剖视图。

s34、进行源漏掺杂处理，形成源/漏区；并进行高温退火处理；

本步骤中，对形成的牺牲栅15两侧的鳍部19进行源漏掺杂处理，形成源/漏区；在形成源/漏区后，需要针对源/漏区，进行高温退火处理，以将其激活；而传统的采用周期性外延si/sige叠层的方式，形成堆叠纳米线或片环栅器件中的沟道区；在此环节，为防止ge原子扩散，一般只能采用小于800℃的低温工艺进行，这对形成高质量的源/漏区极为不利；

而本发明提供的方法，则采用sio2/si、sio2/ge、sio2/sige等叠层结构的方式，形成堆叠纳米线或片环栅器件中的沟道区，这样形成源/漏区后；可以对其进行高温退火处理，不会出现上述问题，提高了制备器件的性能。

s35、在已形成的结构上淀积第二氧化介质层22，并对第二氧化介质层22进行第一平坦化处理，以露出牺牲栅15的顶部；

本步骤中，在已形成的结构上沉积一层第二氧化介质层22，第二氧化介质层22的材料可为sio2，其厚度应足以埋入突出的牺牲栅15，沉积之后，在对其进行第一平坦化处理，以露出牺牲栅15的顶部。

s36、如图19所示，去除牺牲栅15；并去除栅极区域内的异质材料刻蚀结构12，形成若干纳米线或片23。

本步骤中，可以采用干法或湿法刻蚀工艺去除掉栅极区域内的牺牲栅15，去除牺牲栅15后，露出了栅极区域内由异质材料刻蚀结构12和第二衬底刻蚀结构13交替构成的叠层，之后可以高选择比地去处露出的异质材料刻蚀结构12，而与异质材料刻蚀结构12材料不同的第二衬底刻蚀结构13保留下来，从而释放形成若干纳米线或片23。

需要说明的是，图19是形成纳米线或片23后沿a-a向剖视图。

s4、如图20至图22所示，在若干纳米线或片23上形成栅极介质层24和栅极；

具体地，在若干纳米线或片23上形成栅极介质层24和栅极的步骤包括：

s41、如图20所示，在纳米线或片23上形成栅极介质层24，并在n阱区2和p阱区3的栅极介质层24上依次形成第一金属层25、第二金属层26和第一金属栅极27；

本步骤中，可以通过原子层沉积等工艺，在栅极区域内的纳米线或片23上沉积一层栅极介质层24，并在栅极介质层24的外围依次形成第一金属层25、第二金属层26和第一金属栅极27。

具体地，栅极介质层24为高介电常数层，其中，高介电常数层可为hfo2（二氧化铪）、zro2（二氧化锆）、tio2（二氧化钛）或al2o3（三氧化二铝）等介电常数较高的材料。

具体地，第一金属层25为tin，第一金属层25的层厚为：0.1至5nm；

第二金属层26为tan，第二金属层26的层厚为：0.1至5nm；

第一金属栅极27为tin或tisin，第一金属栅极27的层厚为：0.1至10nm。

s42、如图21所示，选择性去除p阱区3的栅极介质层24上形成的第一金属栅极27和第二金属层26；并选择性去除p阱区3上预设厚度的第一金属层25；

本步骤中，可以采用光刻工艺，在n阱区2的第一金属栅极27上形成光刻胶掩膜，之后通过干法刻蚀等工艺选择性去除p阱区3的栅极介质层24上形成的第一金属栅极27和第二金属层26，以及去除预设厚度的第一金属层25，仅在p阱区3的栅极介质层24上保留一定厚度的第一金属层25，在进行下一步操作前，需要去除n阱区2的第一金属栅极27上形成的光刻胶掩膜。

s43、选择性去除n阱区2上预设厚度的第一金属栅极27；并在n阱区2剩余的第一金属栅极27上，以及p阱区3剩余的第一金属层25上形成第二金属栅极28；

本步骤中，可以采用光刻工艺，在p阱区3的剩余第一金属层25上形成光刻胶掩膜，之后通过干法刻蚀等工艺选择性除n阱区2上预设厚度的第一金属栅极27；在n阱区2的栅极介质层24上依次保留第一金属层25、第二金属层26，以及一定厚度的第一金属栅极27；之后需要去除p阱区3的剩余第一金属层25上形成的光刻胶掩膜；

在n阱区2剩余的第一金属栅极27上，以及p阱区3剩余的第一金属层25上形成第二金属栅极28；形成后，对应n阱区2的栅极介质层24上依次形成有第一金属层25，第二金属层26，一定厚度的第一金属栅极27，以及第二金属栅极28；对应p阱区3的栅极介质层24上依次形成有一定厚度的第一金属层25和第二金属栅极28。

具体地，第二金属栅极28为tialcy，第二金属栅极28的层厚为：0.1至10nm；其中，y的取值范围为：0.1至0.9。

s44、在n阱区2和p阱区3的第二金属栅极28上形成第三金属层29；

本步骤中，可以通过原子层沉积等工艺，在n阱区2和p阱区3的第二金属栅极28上形成第三金属层29；其中，第三金属层29为：w、co或al中的任意一种，或，任意两种或三种的组合；当然，还可以为其他满足要求的材料；第三金属层29的层厚为：1至500nm。

s45、如图22所示，在栅极区域内淀积第一金属30，并对第一金属30进行第二平坦化处理；其中，第一金属30为w；当然，也可以是其他满足要求的金属材料。

采用上述技术方案，n阱区2和p阱区3的栅极介质层24上分别形成有材料不同的若干金属层，能够满足nmos（n型金属-氧化物-半导体）、pmos（p型金属-氧化物-半导体）器件不同性能的需要。

需要说明的是，图20至图22分别是在形成相应结构后，沿a-a向结构剖视图。

s5、如图23至图26所示，形成金属接触37；

具体地，形成金属接触37的步骤包括：

s51、淀积第三氧化介质层31，并对第三氧化介质层31进行第三平坦化处理；

s52、如图23所示，自第三氧化介质层31的顶部向下刻蚀形成接触孔32，接触孔32与源/漏区对应；

s53、在接触孔32的孔底且与源/漏区的接触处形成硅化物34；

本步骤中，如图24所示，可以在已形成的结构上淀积一层第五金属层33，并去除接触孔32外的第五金属层33，而接触孔32内的第五金属层33与对应源/漏区的表面接触并反应形成硅化物34，以降低接触电阻。

具体地，硅化物34为：nisi、tisi2或cosi2中的任意一种；硅化物34的层厚为：0.1至100nm。

s54、如图25所示，填充第二金属，形成第二金属塞35；

本步骤中，待硅化物34形成后，在接触孔32内，且在硅化物34上填充第二金属，形成第二金属塞35；其中，第二金属为co或w。

s55、如图26所示，淀积第四金属层36，并基于第四金属层36，形成金属接触37。

本步骤中，淀积第四金属层36，采用光刻和刻蚀工艺，去除多余区域上覆盖的第四金属层36，仅在需要的区域保留第四金属层36，从而形成金属接触37。

其中，第四金属层36可为co、w、cu、al、ti、ni等满足要求的金属材料。

s6、如图27所示，在已形成的结构上形成若干层互连结构；

其中，互连结构包括第一氧化介质层38，刻蚀第一氧化介质层38形成的通孔39，填充在通孔39内的第一金属塞40，以及连接至第一金属塞40的金属线41；具体地，互连结构的层数可以根据实际情况设置。

示例的，采用镶嵌工艺以形成铜多层互连结构；镶嵌工艺中，在第一氧化介质层38中形成通孔39，通常地，使用传统的光刻和刻蚀工艺形成通孔39；形成之后，通孔39内填充有tin或w等其它满足要求的材料，以形成第一金属塞40。然后通过化学机械抛光等工艺去除第一氧化介质层38表面上过量的金属材料；铜或其他导电材料形成连接至第一金属塞40的金属线41。

s7、如图28所示，在若干层互连结构上依次形成金属衬垫42和钝化层43。

本步骤中，可以通过表面沉积等工艺在若干层互连结构上依次形成金属衬垫42和钝化层43；其中，钝化层43和金属衬垫42可以为任意一种满足要求的材料。

需要说明的是，图23至图28分别是形成相应结构后，沿c-c向剖视图。

本发明还提供一种半导体器件，半导体器件采用本发明提供的半导体器件的制备方法制备形成。

综上所述，本发明提供的半导体器件的制备方法，通过重复形成异质材料层8，并在每一异质材料层8上键合第二衬底5，形成由若干异质材料层8与第二衬底层9交替堆叠的单晶叠层结构7，相对于现有的通过外延生长形成的叠层结构7，能够避免沟道存在晶格缺陷，确保后续形成的半导体器件的性能和可靠性。

本发明提供的半导体器件，同样具有性能和可靠性高，以及适用性强的优点。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。