氧化铝的去除方法及三维存储器的制备方法与流程

本发明涉及半导体制备工艺领域，尤其涉及一种氧化铝的湿法腐蚀去除方法。

背景技术：

半导体器件的制备通常需要经过多道复杂的半导体工艺过程才能得以完成，常规的半导体工艺包括沉积、刻蚀、清洗、封装等诸多程序。随着半导体器件性能、集成度等方面要求的不断提高，半导体器件结构逐渐朝着复杂化、小型化的方向发展，这给半导体器件制备工艺带来了挑战。

氧化铝材料是半导体器件制备工艺中常用的介质材料，在一些半导体器件加工工艺环节中，氧化铝材料需要被部分或全部去除。在目前的现有技术中，去除氧化铝材料往往需要耗费大量的工时，严重降低了半导体器件的生产效率，这在规模化生产上是难以接受的。而且，在传统去除过程中，氧化铝去除不彻底导致的残留物，还会造成器件稳定性差、生产量率低、成本上升等问题。

技术实现要素：

有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种氧化铝的去除方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种氧化铝的去除方法，所述方法包括：

提供半导体结构，所述半导体结构包括暴露的氧化铝；

采用湿法腐蚀方法去除所述氧化铝；

所述湿法腐蚀方法采用的腐蚀液包括h3po4溶液。

上述方案中：

所述氧化铝采用原子层沉积法形成。

上述方案中，所述原子层沉积法的沉积条件包括：

在500℃以上的温度条件下生长25-35h。

上述方案中，在采用原子层沉积法形成所述氧化铝之后，所述方法还包括：

对所述氧化铝进行快速热退火处理。

上述方案中，所述快速热退火处理还包括：

在800-1100℃的温度下，快速热退火处理6-15s。

上述方案中，所述氧化铝的厚度大于100nm。

上述方案中，在采用湿法腐蚀方法去除所述氧化铝前，所述方法还包括：

在所述半导体结构的除所述氧化铝以外的其他暴露部分上形成保护层。

上述方案中，所述保护层通过沉积工艺形成。

上述方案中，所述的湿法腐蚀方法的腐蚀温度为120-170℃。

上述方案中，所述h3po4溶液为h3po4与水的混合溶液，其中所述h3po4的体积浓度为80-95％。

上述方案中，所述采用湿法腐蚀方法去除所述氧化铝，具体包括：通过控制湿法腐蚀方法的执行时间，将氧化铝完全去除。

本发明还提供了一种三维存储器的制备方法，所述方法包括上述氧化铝的去除方法的任一方案。

上述三维存储器的制备方法方案中，所述提供半导体结构，包括：

提供衬底；

在所述衬底上形成存储堆叠结构；

在所述存储堆叠结构上形成氧化铝；

图案化所述氧化铝，以图案化后的所述氧化铝作为掩膜刻蚀所述存储堆叠结构。

上述方案中，所述制备方法还包括：通过所述图案化所述氧化铝，以图案化后的所述氧化铝作为掩膜刻蚀所述堆叠层，形成台阶结构。

本发明实施例提供的氧化铝去除方法，包括提供半导体结构，所述半导体结构包括暴露的氧化铝；采用湿法腐蚀方法去除所述氧化铝；所述湿法腐蚀方法采用的腐蚀液包括h3po4溶液。如此，缩短了氧化铝去除工艺所需的时间，提高了生产效率，降低了相应的生产成本；同时本发明实施例去除氧化铝的反应更加彻底，减少了氧化铝的残留物，保障了器件的稳定性以及产品良率，降低了整体成本。

附图说明

图1为本发明实施例提供的氧化铝的去除方法的流程示意图；

图2a和图2c分别为氧化铝原子层沉积过程中不同生长阶段对应的tem图像；图2b和图2d分别为氧化铝原子层沉积过程中不同生长阶段的氧化铝材料上不同位置处对应的hrtemfft图像；

图3为不同退火温度处理后氧化铝的xrd图谱；

图4为本发明实施例三维存储器的制备工艺流程示意图；

图5a至图5e为本发明实施例提供的三维存储器在制备过程中的结构示意图；

图6为对应图5e中虚线框位置处的tem图像。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

在下文的描述中使用的，术语“三维存储器”是指具有如下存储单元的半导体器件：所述存储单元垂直布置在横向取向的衬底上，以使得所述存储单元的数量在垂直方向上相对于衬底提高。如本文使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。

氧化铝材料属于常见的两性氧化物，是半导体器件制备工艺中的常用介质材料，例如用于栅极绝缘层、刻蚀阻挡掩膜等等。在半导体器件加工工艺环节中，氧化铝材料经常需要被部分或全部去除。在现有技术中，通常采用单机台singlehspm溶液(硫酸和双氧水的混合溶液)来去除氧化铝。然而，上述去除工艺方法，需要耗时16.5min才能将单片wafer(晶圆)上厚度为120nm的氧化铝完全去除。如此长的工艺时长严重影响芯片的产能与成本，并且采用singlehspm溶液去除氧化铝时，氧化铝往往难以去除彻底，其残留物会破坏半导体的稳定性，降低产品良率，提高生产成本。

基于此，本发明实施例提供了一种氧化铝的去除方法；具体请参见图1。如图1所示，所述方法包括以下步骤：

步骤101、提供半导体结构，所述半导体结构包括暴露的氧化铝；

步骤102、采用湿法腐蚀方法去除所述氧化铝，所述湿法腐蚀方法采用的腐蚀液包括h3po4溶液。

在步骤101中，所述提供半导体结构，包括：所述氧化铝采用原子层沉积法形成。这里，所述氧化铝具体可以为al2o3。

在实际操作中，所述原子层沉积法的沉积条件包括：在500℃以上的温度条件下，生长25-35h，例如在550℃下生长30h。

图2a和图2c分别为氧化铝原子层沉积过程中不同生长阶段对应的tem图像；图2b和图2d分别为氧化铝原子层沉积过程中不同生长阶段的氧化铝材料上不同位置处对应的hrtemfft图像。具体地，图2a为原子层沉积过程中氧化铝生长至厚度为37.65nm时的tem图像；图2b为图2a中箭头位置处对应的hrtemfft图像；图2c为原子层沉积过程中氧化铝生长至厚度为135.85nm时的tem图像，图2d为图2c中箭头位置处对应的hrtemfft图像。

如图2a-2b所示，当氧化铝生长进行至37.65nm厚度时，检测到所述氧化铝部分区域发生了amorphous→γ-al2o3的相转变。如图2c-2d所示，当氧化铝生长进行至135.85nm厚度时，在所述氧化铝中，检测到更多区域发生了amorphous→γ-al2o3的相转变。本领域技术人员可以理解，在氧化铝的原子层沉积过程中，伴随着amorphous→γ-al2o3的相转变过程，γ-al2o3相态的氧化铝材料具有质地更加坚硬，性质更加稳定的特点。由此，本实施例中的氧化铝具有更高硬度和更高的稳定性。

在半导体结构中，具有高硬度和高稳定性的氧化铝具有广泛的应用价值。例如在三维存储器的制备工艺中，台阶区通常需要多次图案化掩膜多次刻蚀存储堆叠层来获得。随着存储容量需求的提升，存储堆叠层的层数越来越多，这意味着台阶区的刻蚀掩膜需要承受更多次的图案化工艺。受限于目前硬掩膜材料的硬度极限，硬掩膜难以承受多次的图案化工艺，这阻碍了当前三维存储器的叠层数目的突破。鉴于本发明实施例提供的氧化铝具有更高硬度和更高的稳定性，本发明实施例提供的氧化铝可应用于三维存储器台阶区的硬掩膜材料，能够承受多次图案化，允许三维存储器设置更多叠层，从而提高三维存储器的存储容量和密度。以上仅以氧化铝用作三维存储器刻蚀硬掩膜材料举例说明，应当理解，本发明实施例提供的氧化铝能够应用于任何其他应用氧化铝的半导体器件、半导体工艺过程中。

在一实施例中，在采用原子层沉积法形成所述氧化铝之后，所述方法还包括：对所述氧化铝进行快速热退火处理。

在实际操作中，所述快速热退火处理还可以包括：在800-1100℃的温度下，快速热退火处理6-15s，例如在900℃下快速热退火10s。

如图3所示，普通的氧化铝属于常见的两性氧化物，经过高温热退火处理，其性质会发生质的改变，根据热退火条件的不同其能够转变为其他各种相态。一些相态的氧化铝具有更高的硬度和稳定性。

本发明的实施例提供的快速热退火处理步骤，在原子层沉积的基础上进一步驱使氧化铝材料中未发生相转变的区域也完成amorphous→γ-al2o3的相转变，使得氧化铝中的相转变更加充分，从而能够获得更加坚硬、性能更稳定的氧化铝材料。基于此，本发明实施例提供的氧化铝允许三维存储器设置更多叠层，提高三维存储器存储容量和密度等方面具有更加明显的优势。

进一步的，硬掩膜层的厚度会影响刻蚀所得到的台阶的形貌，过薄的掩膜层会导致掩膜无法承受多次图案化，还会导致台阶区变形。

基于此，在步骤101中，所述氧化铝厚度可以在100nm以上。

执行步骤102，所述采用湿法腐蚀方法去除所述氧化铝，具体包括：通过控制湿法腐蚀方法的执行时间，将氧化铝完全去除。

在步骤102中，所述湿法腐蚀方法还包括：湿法腐蚀方法的腐蚀温度为120-170℃，例如165℃。

在步骤102中，所述h3po4溶液为h3po4与水的混合溶液，其中所述h3po4的体积浓度为80-95％，例如80％，85％等。

在一个实施例中，在步骤102之前，所述方法还包括：

在所述半导体结构的除所述氧化铝以外的其他暴露部分上形成保护层。

这里，所述保护层可以通过沉积工艺形成。

所述保护层的材料可以为氧化硅。应当理解，本申请实施例并不限于此，所述保护层的材料可以根据具体的半导体结构以及具体的工艺情况而选择。

在具体应用中，所述保护层还可以填充所述氧化铝与所述半导体结构其他部分之间的缝隙。

以下以氧化铝应用于三维存储器的情形进行举例。本发明实施例提供了一种三维存储器的制备方法，所述三维存储器的制备方法，包括本发明前述任一实施例中所述的去除氧化铝的方法。

具体的，在一实施例中，所述三维存储器的制备方法，包括：

提供半导体结构，所述半导体结构包括暴露的氧化铝；采用湿法腐蚀方法去除所述氧化铝，所述湿法腐蚀方法采用的腐蚀液包括h3po4溶液。

如图4所示，在一实施例中，所述提供半导体结构，包括：

步骤401、提供衬底；

步骤402、在所述衬底上形成存储堆叠结构；

步骤403、在所述存储堆叠结构上形成氧化铝；

步骤404、图案化所述氧化铝，以图案化后的所述氧化铝作为掩膜刻蚀所述存储堆叠结构，形成台阶结构。

下面结合附图5a-5d对上述步骤进行详细说明。

首先，如图5a所示，执行步骤401，提供衬底10。在本申请实施例中，所述衬底10的材质可以包括体硅(bulksi)、体锗(bulkge)、绝缘体上硅(soi)、绝缘体上锗(geoi)或者是其他化合物半导体衬底，例如sige、sic、gan、gaas、inp等等，以及这些物质的组合。为了与现有的ic制造工艺兼容，在本申请提供的一个实施例中，采用含硅材质的衬底，例如si、soi、sige或sic等。

接下来，执行步骤402，在所述衬底10上形成存储堆叠结构11。所述存储堆叠结构11包括若干交替层叠的牺牲层以及层间介质层，位于所述牺牲层以及层间介质层上的顶部介质层18，以及贯穿所述牺牲层及层间介质层的沟道结构17。这里，所述顶部介质层18材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其它高介电常数(高k)介质层。所述牺牲层例如为伪栅极层，其材料包括但不限于硅氮化物；所述层间介质层为后续工艺在所述牺牲层位置处形成的存储单元之间的绝缘隔离层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其它高介电常数(高k)介质层。本实施例中，所述牺牲层可以由氮化硅(sin)形成，所述层间介质层可以由氧化硅(sio2)形成，从而形成no叠层。牺牲层以及层间介质层可以利用化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺或原子层沉积(ald)工艺形成；其中，牺牲层以及层间介质层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。此外，本发明实施例也不排除直接形成若干交替排列的栅极层和所述层间介质层的方式；即无需采用所述牺牲层占据位置，而是在衬底上直接沉积三维存储器所需的栅极层材料。

接着，如图5c所示，执行步骤403，在所述存储堆叠结构11上形成氧化铝13。

在一些实施例中，可以采用原子层沉积法形成所述氧化铝13。在实际操作中，所述采用原子层沉积法形成所述氧化铝13的沉积条件包括：在500℃以上的温度条件下，生长25-35h。

在一些实施例中，在采用原子层沉积法形成所述氧化铝之后，所述方法还包括：对所述氧化铝进行快速热退火处理。在实际操作中，所述快速热退火处理包括在800-1100℃的温度下，对所述氧化铝进行快速热退火处理6-15s。

在一些实施例中，如图5c所示，所述在存储堆叠结构11上形成氧化铝13之前，所述方法还包括：在存储堆叠结构11上形成辅助硬掩膜层16。所述辅助硬掩膜层的材质为氧化硅、氮氧化硅、无定型碳中的一种或多种。如图5c所示，所述辅助硬掩膜层16位于所述氧化铝13的下方，且与所述氧化铝13共同构成刻蚀形成台阶结构的硬掩膜层。

接下来，如图5d所示，执行步骤404，图案化所述氧化铝13，以图案化后的所述氧化铝13作为掩膜刻蚀所述存储堆叠结构11，形成台阶结构14。

在实际操作中，所述以图案化后的氧化铝13作为掩膜刻蚀存储堆叠结构11形成台阶结构14包括，通过多次图案化氧化铝13和多次刻蚀工艺刻蚀所述存储堆叠结构11，以形成台阶结构14。其中，所述图案化氧化铝包括在所述氧化铝上涂覆光刻胶，对所述光刻胶进行曝光、显影，以曝光、显影后的光刻胶作为掩膜刻蚀所述氧化铝。所述刻蚀所述氧化铝可以采用干法刻蚀工艺实现，示例性的，例如反应离子刻蚀(rie)工艺或高密度等离子体刻蚀(hdp)工艺等等。在实际工艺中，所述存储堆叠结构11中的各牺牲层可以暴露于所述台阶区域的台阶面上。

进一步的，硬掩膜层的厚度会影响刻蚀所得到的台阶的形貌，过薄的掩膜层会导致掩膜无法承受多次图案化，还会导致台阶区变形。基于此，所述氧化铝厚度可以为100nm以上。

在所述方法还包括形成辅助硬掩膜层的实施例中，图案化所述氧化铝之后，继续图案化所述辅助硬掩膜层16，以图案化后的氧化铝13和辅助硬掩膜层16共同作为掩膜刻蚀所述存储堆叠结构11从而形成台阶结构14。所述刻蚀存储堆叠结构可以采用干/湿法刻蚀工艺实现，示例性的，例如反应离子刻蚀(rie)工艺或高密度等离子体刻蚀(hdp)工艺等等。

工艺执行至此，得到如图5d所示的半导体结构，所述半导体结构包括暴露的氧化铝。图6为图5d中虚线框位置处对应的半导体结构的tem图像。可以看到，半导体结构包括存储堆叠结构11，以及位于所述存储堆叠结构11上的氧化铝13。在一些包括辅助硬掩膜层的实施例中，对应的tem图像还会包括位于氧化铝13下方的辅助硬掩膜层16的图像(此处未示出)。

在完成提供半导体结构的步骤之后，执行采用湿法腐蚀方法去除所述氧化铝的步骤(即附图4中的步骤405)，具体包括采用湿法腐蚀方法去除所述氧化铝，所述湿法腐蚀方法采用的腐蚀液包括h3po4溶液。

在实际操作中，所述湿法腐蚀方法的腐蚀温度为120-170℃。具体的，所述h3po4溶液可以为h3po4与水的混合溶液，其中所述h3po4的体积浓度为80％-95％。通过控制湿法腐蚀方法的执行时间，将氧化铝13完全去除。

在一实施例中，如图5e所示，在采用湿法腐蚀方法去除所述氧化铝之前，所述方法还包括：在所述半导体结构的除所述氧化铝13以外的其他暴露部分上形成保护层15，具体包括在表面暴露的部分、侧壁以及底部(侧壁和底部上的保护层未示出)形成保护层。

在实际操作中，所述保护层可以采用沉积工艺形成，包括但不限于化学气相沉积(cvd)工艺、等离子体增强化学气相沉积(pecvd)工艺或原子层沉积(ald)工艺等。

根据本发明的实施例，缩短了氧化铝去除工艺所需的工时，能够将每小时每个机台的产出芯片数从30片提升至180片，使得每片芯片的成本从20美元降低至1美元，在产业化生产上具有广阔的应用价值。

需要说明的是，本申请提供的各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本申请实施例提供的去除氧化铝的方法，其各技术特征组合已经可以解决本申请所要解决的技术问题；因而，本申请实施例所提供的去除氧化铝的方法可以不受本申请实施例提供的用于去除三维存储器中氧化铝的限制，任何需要去除氧化铝的器件或工艺环节中应用本发明实施例提供的去除氧化铝的方法均在本申请保护的范围之内。

以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。