半导体结构及其制造方法与流程

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术：

在一些半导体结构，如三维nand型存储器的外围电路中，通常需要兼顾包括高压电路(电压＞20v)和普通模拟电路(电压3.3v左右)以及输入输出端电路在内的多种电路。而施加在高压电路上的电压与施加在普通模拟电路以及输入输出端电路上的电压不同，且相差较大。为了兼顾高压电路与普通模拟电路以及输入输出端电路可以同时受控于同一个外围电路，通常会权衡该外围电路中的部分结构功能，以达到同一个外围电路可调控多种不同电路的目的。

实际应用中，通常将半导体结构中栅氧化层的厚度设置成不同薄厚程度的氧化层，以解决半导体结构在不同电压需求下的匹配问题。然而，相关技术中的半导体结构存在工艺制程复杂，制造成本高以及使用寿命受限的问题。

技术实现要素：

为解决相关技术问题，本发明实施例提出一种半导体结构及其制造方法。

本发明实施例提供了一种半导体结构，包括：

位于衬底上的第一栅极堆叠结构和第二栅极堆叠结构；所述第一栅极堆叠结构和第二栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；

位于所述衬底中，且位于所述第一栅极堆叠结构一侧的第一漏区(英文可以表达为drain)；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一漏区之间的第一轻掺杂漏区；

位于所述第一轻掺杂漏区上的第三栅极堆叠结构；所述第三栅极堆叠结构用于作为所述第一轻掺杂漏区的控制栅极。

上述方案中，所述半导体结构还包括：

位于所述衬底中，且位于所述第一栅极堆叠结构的两侧中远离所述第一漏区的一侧的第一源区；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一源区之间的第二轻掺杂漏区；

以及，位于所述第二轻掺杂漏区上的第四栅极堆叠结构；所述第四栅极堆叠结构用于作为所述第二轻掺杂漏区的控制栅极。

上述方案中，所述第一栅极堆叠结构包括第一栅氧化层以及位于所述第一栅氧化层上的第一栅极；所述第二栅极堆叠结构包括第二栅氧化层以及位于所述第二栅氧化层上的第二栅极；所述第三栅极堆叠结构包括第三栅氧化层以及位于所述第三栅氧化层上的第三栅极；

其中，所述第一栅氧化层与所述第三栅氧化层连接；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层的厚度大于所述第三栅氧化层的厚度。

上述方案中，所述半导体结构还包括：位于所述第三栅极两侧，且位于所述第三栅氧化层上方的第一侧壁层和第二侧壁层；所述第一侧壁层将所述第一栅极和所述第三栅极隔开。

上述方案中，所述半导体结构还包括：至少位于所述第三栅极顶部的电极层，所述电极层的材料包括硅化镍。

上述方案中，所述半导体结构用于形成三维nand型存储器的外围电路。

本发明实施例又提供一种半导体结构的制造方法，包括：

在衬底上形成第一栅极堆叠结构；

在所述衬底中形成第一轻掺杂漏区，所述第一轻掺杂漏区位于所述第一栅极堆叠结构的一侧；

在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，所述第三栅极堆叠结构位于所述第一轻掺杂漏区上方，用于作为所述第一轻掺杂漏区的控制栅极；所述第二栅极堆叠结构和所述第一栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；

在所述衬底中形成第一漏区，所述第一漏区位于所述第一轻掺杂漏区的两侧中远离所述第一栅极堆叠结构的一侧。

上述方案中，所述方法还包括：

在所述衬底中形成第一轻掺杂漏区时，在所述第一栅极堆叠结构的两侧中远离所述第一轻掺杂漏区的一侧形成第二轻掺杂漏区；

在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构时，在所述衬底上形成第四栅极堆叠结构，所述第四栅极堆叠结构位于所述第二轻掺杂漏区上方，用于作为所述第二轻掺杂漏区的控制栅极。

上述方案中，所述在衬底上形成第一栅极堆叠结构，包括：

在所述衬底上形成第四栅氧化层；

对所述第四栅氧化层进行刻蚀，去除部分所述第四栅氧化层，以形成连接的第一栅氧化层及第三栅氧化层；

在所述第一栅氧化层上形成第一栅极；

所述在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，包括：

在所述衬底上形成第二栅氧化层；其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层的厚度大于所述第三栅氧化层的厚度；

在所述第二栅氧化层上形成第二栅极，同时在所述第三栅氧化层上形成第三栅极。

上述方案中，所述方法还包括：

在对所述第四栅氧化层进行刻蚀之前，至少在所述第二栅氧化层上形成保护层；

所述方法还包括：

在形成所述第二栅极之前，将所述保护层去除，以在所述第二栅氧化层上形成所述第二栅极。

上述方案中，所述方法还包括：

在形成所述第二栅极和所述第三栅极之前，在所述第一栅极的侧壁形成第一侧壁层；所述第一侧壁层将所述第一栅极和所述第三栅极隔开；

在形成所述第二栅极和所述第三栅极之后，在所述第二栅极的两侧中远离所述第一栅极的一侧形成第二侧壁层。

上述方案中，在所述衬底中形成第一漏区时，在所述第一栅极堆叠结构的两侧中远离第一漏区的一侧形成第一源区；

在所述第二栅极堆叠结构的两侧分别形成第二源区和第二漏区。

上述方案中，形成电极层，所述电极层分别覆盖所述第一源区的顶部、第一漏区的顶部、第二源区的顶部、第二漏区的顶部、第一栅极堆叠结构的顶部、第二栅极堆叠结构的顶部以及所述第三栅极堆叠结构的顶部，所述电极层的材料包括硅化镍。

本发明实施例提供了一种半导体结构及其制造方法，其中，所述制造方法包括：在衬底上形成第一栅极堆叠结构；在所述衬底中形成第一轻掺杂漏区，所述第一轻掺杂漏区位于所述第一栅极堆叠结构的一侧；在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，所述第三栅极堆叠结构位于所述第一轻掺杂漏区上方，用于作为所述第一轻掺杂漏区的控制栅极；所述第二栅极堆叠结构和所述第一栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；在所述衬底中形成第一漏区，所述第一漏区位于所述第一轻掺杂漏区的两侧中远离所述第一栅极堆叠结构的一侧。本发明实施例中，在制造半导体结构的过程中，在不同的工艺过程中分别形成高压区器件的栅极堆叠结构(即第一栅极堆叠结构)与低压区器件的栅极堆叠结构(即第二栅极堆叠结构)，这样高压区器件的栅氧化层和低压区器件的栅氧化层均可以分别通过一次刻蚀形成，不需要针对高压区器件的栅氧化层进行二次刻蚀，节省了工艺流程降低了制造成本；同时在形成低压区器件的栅极堆叠结构时在高压区器件的轻掺杂漏区上也一同形成栅极堆叠结构(即第三栅极堆叠结构)，这样可以利用第三栅极堆叠结构控制轻掺杂漏区，以实现对高压区器件阈值参数的重新修剪，保证高压区器件在阈值参数变化后仍能正常使用，从而延长半导体结构的使用寿命。

附图说明

图1a为相关技术中提供的一种n沟道型mosfet器件结构示意图；

图1b为相关技术中提供的一种p沟道型mosfet器件结构示意图；

图2为相关技术中nand型三维存储器的外围电路的局部结构示意图；

图3为本发明实施例提供的一种半导体结构的制造方法的实现流程示意图；

图4a-图4j为本发明实施例提供的一种半导体结构的制造过程的剖面示意图。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对发明的具体技术方案做进一步详细描述。

一般半导体结构，如三维nand型存储器的外围电路是以互补型金属氧化物半导体(cmos，complementarymetaloxidesemiconductor)为基础的集成电路，而cmos是围绕场效应晶体管(fet，fieldeffecttransistor)设计和制造的。场效应晶体管有两种基本类型，结型(jfet，junctionfieldeffecttransistor)和金属-氧化物型(mosfet，metaloxidesemiconductorfieldeffecttransistor)。其中，mosfet器件作为场效应晶体管输入端的栅极由一层薄介质(称为栅氧化层，gox，英文可以表达为gateoxidelayer)与晶体管的其他两极绝缘，因此，具有很高的输入电阻。mosfet器件有三个电极，栅极、源极和漏极，其中，源极和漏极各自为n型或者p型的重掺杂。mosfet器件又分为两类，即如图1a所示的n沟道型mosfet和如图1b所示的p沟道型mosfet；而cmos是在同一集成电路上n沟道型mosfet和p沟道型mosfet的混合。

由于cmos集成电路中包括多个mosfet器件，而在高压电路和普通模拟电路以及输入输出端电路中，施加在每一mosfet器件上的电压可能不同，因此，cmos在设计和制造时要兼顾并考虑多个mosfet器件的施加电压不同的情况；栅极的开启电压(又称为阈值电压，vt)会受到栅极和衬底的功函数、栅氧化层厚度以及衬底的掺杂浓度的影响。其中，栅氧化层用于感应出不同的电场并施加在沟道表面，以使衬底的少数载流子被吸附到沟道表面积累并反型，使得栅氧化层变得和源极、漏极掺杂一样，从而实现源极与漏极之间的导通。如此，在cmos的设计和制造时，一般将mosfet器件中的栅氧化层设置成不同的厚度，这样，不同厚度的栅氧化层感应不同电压的感应沟道并反型，以使阈值电压vt不同。

实际应用中，由于mosfet器件上施加的阈值电压vt过高，为了防止热电子退化效应的产生，因此，在沟道中靠近漏极的附近设置一个轻掺杂漏区(ldd，lightlydopeddrain)，该轻掺杂漏区也承担一部分电压，用于减弱漏区电场，从而防止热电子退化效应的产生。

相关技术中，在nand型三维存储器的外围电路中，为了兼顾高压电路和普通模拟电路以及输入输出端电路，需要设置厚度差距巨大的栅氧化层，比如高压电路对应的高压区器件的栅氧化层(hvgox)的厚度为400埃左右，而普通模拟电路以及输入输出端电路对应的低压区器件的栅氧化层(lvgox)的厚度为70埃左右，如此巨大的栅氧化层差异给工艺整合带来了挑战。

相关技术中，nand型三维存储器的外围电路的局部结构如图2所示，该结构对应的形成过程包括：在衬底上分别针对高压区器件和低压区器件形成不同厚度的栅氧化层(栅氧化层的材料包括氧化物ox)；利用同一掩膜版分别在不同厚度的栅氧化层上同时形成高压区器件的多晶硅栅和低压区器件的多晶硅栅。低压区器件的轻掺杂漏区上方多余的ox可以通过多晶硅刻蚀去除，而由于高压区器件的栅氧化层的厚度较低压区器件的栅氧化层的厚度厚很多，在经与低压区器件的多晶硅刻蚀去除步骤后，高压区器件源、漏区上方的ox仍然很厚，此时，针对高压区器件，需要额外的刻蚀来减少剩余ox的厚度。此后开始在栅极和源、漏区上方形成金属硅化物电极层，提高导电性。具体地，可以先在高压区器件的轻掺杂漏区的栅氧化层上方形成保护层，如硅晶块(sab，salicionblock)后再进行相应的刻蚀，以保护高压区器件的轻掺杂漏区上方的ox不被刻蚀，同时高压区器件源、漏区上方的ox被刻蚀，裸露出高压区器件的源、漏区和栅极的硅，从而能够在其上方形成电极层。

同时，在存储器的使用过程中，随着使用时间的增加，存储器中各器件会退化，被大量使用在接近极限电压的高压区器件的退化问题尤为明显，基于此，高压区器件的退化速度决定了存储器的使用寿命。

也就是说，相关技术中，为了兼顾高压区器件和低压器件区的不同的栅氧化层厚度，在对高压区器件和低压器件区的多晶硅及ox进行一次共同刻蚀后，还需要针对高压区器件中轻掺杂漏区上的栅氧化层进行额外刻蚀并形成相应的保护层，这样相关技术中的三维存储器存在工艺制程复杂，制造成本高的问题。同时，相关技术中的三维存储器由于高压区器件退化速度快，还存在使用寿命受限的问题。

基于此，本发明的各实施例中，在制造半导体结构的过程中，在不同的工艺过程中分别形成高压区器件的栅极堆叠结构(即第一栅极堆叠结构)与低压区器件的栅极堆叠结构(即第二栅极堆叠结构)，这样高压区器件的栅氧化层和低压区器件的栅氧化层均可以分别通过一次刻蚀形成，不需要针对高压区器件的栅氧化层进行二次刻蚀，节省了工艺流程降低了制造成本；同时在形成低压区器件的栅极堆叠结构时，在高压区器件的轻掺杂漏区上也一同形成栅极堆叠结构(即第三栅极堆叠结构)，这样可以利用第三栅极堆叠结构控制轻掺杂漏区，以实现对高压区器件阈值等参数的重新修剪，控制高压区器件的阈值等参数的变化，从而延长半导体结构的使用寿命。

本发明实施例提供一种半导体结构的制造方法，图3为本发明实施例提供的制造方法的实现流程图，如图3所示，所述方法包括以下步骤：

步骤301：在衬底上形成第一栅极堆叠结构；

步骤302：在所述衬底中形成第一轻掺杂漏区，所述第一轻掺杂漏区位于所述第一栅极堆叠结构的一侧；

步骤303：在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，所述第三栅极堆叠结构位于所述第一轻掺杂漏区上方，用于控制所述第一轻掺杂漏区的；所述第二栅极堆叠结构和所述第一栅极堆叠结构之间通过隔离结构隔开；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；

步骤304：在衬底中形成第一漏区，所述第一漏区位于所述第一轻掺杂漏区的两侧中远离所述第一栅极堆叠结构的一侧。

图4a-图4d为本发明实施例提供的一种半导体结构的制造过程的剖视图的示例。应当理解，图3中所示的操作并非排他的，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。下面结合图3、图4a-图4j描述本实施例的半导体结构的形成方法。

实际应用中，在步骤301之前，所述方法还包括：提供衬底101，所述衬底上形成有隔离结构102。

这里，所述衬底101可以包括单质半导体材料衬底(例如为硅(si)衬底、锗(ge)衬底等)、复合半导体材料衬底(例如为锗硅(sige)衬底等)、绝缘体上硅(soi)衬底、绝缘体上锗(geoi)衬底等。优选地，所述衬底101为硅衬底。

所述隔离结构102用于将在衬底上制作的多个器件之间的有源区隔离成一个个独立的区域。本发明实施例中的半导体结构同时包括高压区器件(对应第一栅极堆叠结构)及低压区器件(对应第二栅极堆叠结构)，并且高压区器件及低压区器件通过隔离结构102隔离，以实现各自的独立工作。

实际应用中，所述隔离结构可以包括浅槽隔离(sti，shallowtrenchisolation)。实际应用中，形成隔离结构的方法可以包括：形成隔离氧化层、氮化物沉积、掩膜层和浅沟槽隔离结构以及浅沟槽隔离结构的刻蚀，然后，在浅沟槽隔离区域填充氧化物，最后，去除氮化物再对填充的氧化物进行抛光。

在步骤301中，所述第一栅极堆叠结构103能够承受较大的电压，可以理解为前述的高压区器件的栅极堆叠结构。所述第一栅极堆叠结构103可以包括堆叠设置的第一栅氧化层1031和第一栅极1032。所述第一栅氧化层1031的材料可以包括氧化硅。所述第一栅极1032的材料可以包括多晶硅(英文可以表达为poly)。

实际应用中，在一些实施例中，所述在衬底101上形成第一栅极堆叠结构103，包括：

在所述衬底101上形成第四栅氧化层；

对所述第四栅氧化层进行刻蚀，去除部分所述第四栅氧化层，以形成连接的第一栅氧化层及第三栅氧化层。

需要说明的是，这里，在形成所述第四栅氧化层时，为了避免低压区器件的第二栅氧化层以及隔离结构与第二栅氧化层之间的区域被刻蚀，需要对第二栅氧化层所在的整个低压区域以及隔离结构均设置保护层。

在所述第一栅氧化层上形成第一栅极。

实际应用中，如图4a所示，在所述衬底101上形成第四栅氧化层，该第四栅氧化层至少覆盖高压区器件中栅极以及轻掺杂漏区所在区域的衬底表面，所述第四栅氧化层的厚度较厚，如400埃，可以耐受较高电压，如30v。可以理解的是，实际应用中，该第四栅氧化层也可以覆盖整个高压区器件所在区域的衬底表面。实际应用中，可以通过炉管工艺形成该第四栅氧化层，所述沉积工艺包括但不限于干、湿扩散(dry/wetdiffusion)，生物化学沉积(bio，biochemicalsedimentation)，原位蒸汽反应(issg，insitusteamgeneration)。

接下来，如图4b所示，对所述第四栅氧化层中对应第一轻掺杂漏区所在区域的部分进行刻蚀，去除部分第四栅氧化层，以形成连接的、厚度不同的第一栅氧化层1031及第三栅氧化层1051。图4b中h1代表第一栅氧化层1031的厚度，h3代表第三栅氧化层1051的厚度，h1＞h3。实际应用中，这里使用的刻蚀工艺可以包括干法刻蚀。

可以理解的是，这里在为形成第三栅氧化层1051而进行的刻蚀时，并不需要兼顾后续的第二栅氧化层的厚度，基于此，可以将第一轻掺杂漏区106上的第三栅氧化层1051蚀刻至较低的厚度，以利于后续通过第三栅极1052实现对第一轻掺杂漏区更好的栅极控制，以及后续的电极层的形成。

之后在第一栅氧化层1031上形成第一栅极1032，以形成第一栅极堆叠结构103。实际应用中，第一栅极1032可以采用有机金属化学气相沉积法(mocvd，metalorganicchemicalvapordeposition)外延生长形成。

在步骤302中，如图4c所示，在衬底101中形成第一轻掺杂漏区106，所述第一轻掺杂漏区106位于所述第一栅极堆叠结构103的一侧，并且位于所述第三栅氧化层的下方。

这里，轻掺杂漏区的设置是器件为了减弱漏区电场，以改进热电子退化效应所采取的一种结构，即是在沟道中靠近漏区的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可以防止热电子退化效应。

实际应用中，在一些实施例中，可以通过对第一栅极1032一侧的衬底执行离子注入工艺来形成第一轻掺杂区域。实际应用中，还可以对掺杂表面进行退火工艺处理，以获得更好质量的掺杂表面。

在步骤303中，在衬底101上方形成第二栅极堆叠结构104和第三栅极堆叠结构105。所述第二栅极堆叠结构104能够承受较小的电压，可以理解为前述的低压区器件的栅极堆叠结构。所述第二栅极堆叠结构104可以包括堆叠设置的第二栅氧化层1041和第二栅极1042。所述第三栅极堆叠结构105可以包括堆叠设置的第三栅氧化层1051和第三栅极1052。所述第三栅极1052位于所述第一轻掺杂漏区106的上方，用于作为所述第一轻掺杂漏区106的控制栅极；所述第二栅极1042和所述第一栅极1032之间通过隔离结构102隔开。所述第二栅氧化层1041及第三栅氧化层1051的材料可以包括氧化硅。所述第二栅极1042及第三栅极的材料可以包括多晶硅。

实际应用中，在一些实施例中，所述在所述衬底101上形成第二栅极堆叠结构104和第三栅极堆叠结构105，包括：

在所述衬底101上形成第二栅氧化层1041；其中，所述第一栅氧化层1031的厚度大于所述第二栅氧化层1041的厚度；所述第一栅氧化层1031的厚度大于所述第三栅氧化层1051的厚度；

在所述第二栅氧化层1041上形成第二栅极1042，同时在所述第三栅氧化层1051上形成第三栅极1052。

这里，前已述及，第三栅氧化层1051与第一栅氧化层1031一起形成。实际应用中，所述第二栅氧化层1041可以在形成第四栅氧化层时形成，具体地，可以在整个衬底101的表面均沉积用于形成栅氧化层的材料，之后对该沉积的材料进行刻蚀，以形成不同区域的不同厚度栅氧化层。形成的第二栅氧化层1041可以参考图4a、图4b。图4b中h2代表第二栅氧化层1041的厚度，h1＞h2，h1＞h3。可以理解的是，第一栅氧化层1031的厚度大于第二栅氧化层1041的厚度，使得第一栅极堆叠结构103可以承受较高的阈值电压，第二栅极堆叠结构可以承受较低的阈值电压；同时，所述第三栅氧化层1051的厚度可以设计成接近或者小于所述第二栅氧化层1041的厚度，也就是说，这里第三栅氧化层1051的厚度和第二栅氧化层1041的厚度在工艺整合中很容易兼顾，该较薄厚度第三栅氧化层1051有利于通过第三栅极实现对第一轻掺杂漏区更好的栅极控制。

实际应用中，所述方法还包括：在形成所述第二栅极1042和所述第三栅极1052之前，在所述第一栅极1032的结构侧壁形成第一侧壁层111；所述第一侧壁层将所述第一栅极堆叠结构和所述第三栅极堆叠结构隔开。

这里，所述第一侧壁层111(英文可以表达为spacer)为在栅极一侧用介电质形成的结构。第一侧壁层111的材料可以包括氧化物(ox)、氮化硅(sin)等。第一侧壁层111可以将第一栅极和第三栅极隔开，以实现第一栅极和第三栅极的分别控制。实际应用中，第一侧壁层111可以参考图4d。

接下来，在所述第二栅氧化层1041上形成第二栅极1042，同时在第三栅氧化层1051上形成第三栅极1052。也就是说，高压区器件的栅极即第一栅极1032与低压区器件的栅极即第二栅极1042是在不同的工艺过程中形成的，而第二栅极1042和第三栅极1052是在同一工艺过程中形成的。具体的，当第二栅极1042和第三栅极1052的材料包括多晶硅时，形成覆盖第二栅氧化层1041和第三栅氧化层1051的多晶硅层，对该多晶硅层进行刻蚀得到第二栅极1042和第三栅极1052。形成的第二栅极1042和第三栅极1052如图4f所示。

需要说明的是，这里，在形成高压区器件的第一栅极堆叠结构103时，为了避免对低压区器件的第二栅氧化层1041造成影响，需要对第二栅氧化层1041设置保护层。

在一些实施例中，所述方法还包括：

在形成第二栅氧化层1041后，在对所述第四栅氧化层进行刻蚀之前，至少在所述第二栅氧化层1041上形成保护层；

所述方法还包括：

在形成所述第二栅极1042之前，将所述保护层去除，以在所述第二栅氧化层1041上形成所述第二栅极1042。

实际应用中，如图4a所示，保护层可以覆盖在第二栅氧化层1041的周围，用以保护第二栅氧化层1041不被刻蚀，其中，所述保护层的材料可以包括氮化硅。

实际应用中，如图4e所示，在形成所述第二栅极1042之前，将所述保护层去除。可以采用刻蚀工艺将保护层去除，使得第二栅氧化层1041暴露出来，进而在第二栅氧化层1041上方形成第二栅极1042。

接下来，如图4g所示，在衬底101中形成第三轻掺杂漏区107和第四轻掺杂区，所述第三轻掺杂漏区107和第四轻掺杂区分别位于第二栅极堆叠结构104的两侧(图4g中仅示出其中一侧的第三轻掺杂漏区107，未示出第四轻掺杂区)。这里，第三轻掺杂漏区107和第四轻掺杂区的具体形成方式与第一轻掺杂漏区106的形成方式类似，这里不再赘述。

接下来，如图4h所示，在形成第二栅极1042和第三栅极1052之后，在所述第二栅极1042的两侧中远离所述第一栅极1032的一侧形成第二侧壁层112。同时，在所述第三栅极1052两侧同样形成第三侧壁层113(图4h中仅示出其中一侧的第三侧壁层113)。

这里，从器件结构角度而言，第一侧壁层111用以将第一栅极1032和第三栅极1052分隔开，第二侧壁层112用以将第三栅极1052与外界空间分隔开，第三侧壁层113用以将第二栅极1042与外界空间分隔开；上述侧壁层用以作为栅极的保护层。

从器件电性连接而言，第一侧壁层111和第二侧壁层112用以环绕第一栅极堆叠结构和第二栅极堆叠结构，防止第一栅极堆叠结构和第二栅极堆叠结构中高浓度离子过于接近沟道区，以使可能发生源漏穿通。

在步骤304中，如图4i所示，在所述衬底101中形成第一漏区108。实际应用中，在一些实施例中，在所述衬底101中形成第一漏区108时，在所述第一栅极堆叠结构103的两侧中远离第一漏区108的一侧形成第一源区(图4i中未示出)；在所述第二栅极堆叠结构104的两侧分别形成第二源区109和第二漏区(图4i中未示出)。

实际应用中，源漏区的形成方式在相关技术中已经比较成熟，这里不再赘述。

在步骤304之后，在一些实施例中，如图4j所示，形成电极层110，所述电极层分别覆盖所述第一源区的顶部、第一漏区的顶部、第二源区的顶部、第二漏区的顶部、第一栅极堆叠结构的顶部、第二栅极堆叠结构的顶部以及所述第三栅极堆叠结构的顶部，所述电极层110的材料包括硅化镍。

这里，所述电极层用于各源、漏、栅极在与外部器件连接时增加源、漏、栅极的导电性。

实际应用中，当各栅极材料包括多晶硅，衬底材料包括硅，电极层的材料包括硅化镍时，形成所述电极层110的方法包括，在裸露的硅或多晶硅上镀镍，使镍与硅反应，形成硅化镍。

实际应用中，当电极层的材料包括硅化镍时，电极层的形成过程包括，在上述第一源区的顶部、第一漏区的顶部、第二源区的顶部、第二漏区的顶部、第一栅极的顶部、第二栅极的顶部以及所述第三栅极的顶部设定限定区域，所述限定区域为电极形成区域，在所述限定区域暴露出硅材料，在所述硅材料上方进行金属镍的合金化，以形成硅化镍材料的电极层。

实际应用中，在第一源区和第一栅极堆叠结构之间同样可以形成轻掺杂漏区，在形成第三栅极结构时，也可以同时在该轻掺杂漏区上形成相应的栅极堆叠结构。

基于此，在一些实施例中，所述方法还包括：在所述衬底中形成第一轻掺杂漏区时，在所述第一栅极堆叠结构的两侧中远离所述第一轻掺杂漏区的一侧形成第二轻掺杂漏区(图4i中未示出)；

在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构时，在所述衬底上形成第四栅极堆叠结构(图4i中未示出)，所述第四栅极堆叠结构位于所述第二轻掺杂漏区上方，用于作为所述第二轻掺杂漏区的控制栅极。

这里，第二轻掺杂漏区与第一轻掺杂漏区的作用相同，即设置轻掺杂漏区是器件为了减弱漏区电场，以改进热电子退化效应所采取的一种结构。

实际应用中，在一些实施例中，可以通过对第一栅极1032两侧中远离所述第一轻掺杂漏区一侧的衬底执行离子注入工艺来形成第二轻掺杂区域。实际应用中，还可以对掺杂表面进行退火工艺处理，以获得更好质量的掺杂表面。本发明实施例提供了一种半导体结构的制造方法，包括：在衬底上形成第一栅极堆叠结构；在所述衬底中形成第一轻掺杂漏区，所述第一轻掺杂漏区位于所述第一栅极堆叠结构的一侧；在所述衬底上形成第二栅极堆叠结构和第三栅极堆叠结构，所述第三栅极堆叠结构位于所述第一轻掺杂漏区上方，用于作为所述第一轻掺杂漏区的控制栅极；所述第二栅极堆叠结构和所述第一栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；在所述衬底中形成第一漏区，所述第一漏区位于所述第一轻掺杂漏区的两侧中远离所述第一栅极堆叠结构的一侧。本发明实施例中，在制造半导体结构的过程中，在不同的工艺过程中分别形成高压区器件的栅极堆叠结构(即第一栅极堆叠结构)与低压区器件的栅极堆叠结构(即第二栅极堆叠结构)，这样高压区器件的栅氧化层和低压区器件的栅氧化层均可以分别通过一次刻蚀形成，不需要针对高压区器件的栅氧化层进行二次刻蚀，节省了工艺流程降低了制造成本；同时在形成低压区器件的栅极堆叠结构时在高压区器件的轻掺杂漏区上也一同形成栅极堆叠结构(即第三栅极堆叠结构)，这样可以利用第三栅极堆叠结构控制轻掺杂漏区，以实现对高压区器件阈值参数的重新修剪，保证高压区器件在阈值参数变化后仍能正常使用，从而延长半导体结构的使用寿命。

可以理解的是，本发明实施例相较于相关技术中半导体结构的形成方案，具有以下优势：

1、取消了相关技术中的高压区器件中轻掺杂漏区上栅氧化层的额外蚀刻。同时在形成高压区器件中轻掺杂漏区上的栅氧化层时，并不需要兼顾后续的低压区器件的栅氧化层的厚度，可以将高压区器件中轻掺杂漏区上的栅氧化层蚀刻至较低的厚度，以利于后续通过相应的栅极实现对高压区器件中轻掺杂漏区更好的栅极控制；

2、取消相关技术中的sab。可以实现自对准源极/漏极，对准的工艺余量更大；

3、高压区器件中轻掺杂漏区上的栅极用于控制高压区器件中轻掺杂漏区，以在阈值电流(id)等参数上实现高压区器件的调制，该增设的栅极使得高压区器件的使用更加灵活。例如，可以在该高压区器件应用一段时间后，重新修剪高压区器件的参数阈值电流，以保证高压区器件在阈值参数变化后仍能正常使用，从而延长高压区器件的使用寿命；

4、高压区器件和低压区器件在工艺制作时完全独立，不需要兼顾高压区器件和低压区器件而做出牺牲，各自的工艺适应性更好。

基于上述制造方法，结合图4i，本发明实施例又提供一种半导体结构，包括：

位于衬底上的第一栅极堆叠结构和第二栅极堆叠结构；所述第一栅极堆叠结构和第二栅极堆叠结构之间通过隔离结构实现电隔离；所述第一栅极堆叠结构能够承受的最大电压与所述第二栅极堆叠结构能够承受的最大电压的差值大于预设值；

位于所述衬底中，且位于所述第一栅极堆叠结构一侧的第一漏区；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一漏区之间的第一轻掺杂漏区；

位于所述第一轻掺杂漏区上的第三栅极堆叠结构；所述第三栅极堆叠结构用于作为所述第一轻掺杂漏区的控制栅极。

其中，在一些实施例中，所述第一栅极堆叠结构包括第一栅氧化层以及位于所述第一栅氧化层上的第一栅极；所述第二栅极堆叠结构包括第二栅氧化层以及位于所述第二栅氧化层上的第二栅极；所述第三栅极堆叠结构包括第三栅氧化层以及位于所述第三栅氧化层上的第三栅极；

其中，所述第一栅氧化层与所述第三栅氧化层连接；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；所述第一栅氧化层的厚度大于所述第三栅氧化层的厚度。

在一些实施例中，所述半导体结构还包括：位于所述第三栅极两侧，且位于所述第三栅氧化层上方的第一侧壁层和第二侧壁层；所述第一侧壁层将所述第一栅极和所述第三栅极隔开。

在一些实施例中，所述半导体结构还包括：至少位于所述第三栅极顶部的电极层，所述电极层的材料包括硅化镍。

在一些实施例中，所述半导体结构用于形成三维nand型存储器的外围电路。

在一些实施例中，所述半导体结构还包括：

位于所述衬底中，且位于所述第一栅极堆叠结构的两侧中远离所述第一漏区的一侧的第一源区；

位于所述衬底中，且位于所述第一栅极堆叠结构和所述第一源区之间的第二轻掺杂漏区；

以及，位于所述第二轻掺杂漏区上的第四栅极堆叠结构；所述第四栅极堆叠结构用于作为所述第二轻掺杂漏区的控制栅极。

这里，需要说明的是，本发明实施例中涉及的半导体结构可以用于形成三维nand型存储器的外围电路，但不限于此。需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

另外，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。