专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别是关于改善内部引线形状的半导体装置。
现今，动态RAM中，为实现处理速度的高速化，已有将存贮电路分割成多个存贮块的装置。
图23是分割存贮电路的动态RAM芯片的结构图，图24是其等效电路图。
如图23所示，半导体芯片1内设有多个存贮电路块MB1-MB4。为使存贮电路块MB1-MB4工作，需要电源。以往，在芯片1的边缘(boundary)上分别各设一个高电位电源焊盘2和一个低电位电源焊盘3，这些电源焊盘2、3分别连接高电位电源线4、低电压电源线5、且让电源线4、5分别与存贮电路块MB1-MB4连接，以获得工作所需要的高电位Vcc和低电位Vss。
然而，当如图24所示，以等效电路表示上述结构时，将开关与负载串接而形成的电阻成分6-1至6-4分别并联在电源线4和电源线5之间。这样的电路，并联电路的合成电阻值会因各开关的通、断，即各存贮电路块MB1-MB4本身的通、断状态而改变，从而造成电源电压的变动。
可以说，今后必定向各存贮电路块MB1-MB4的高集成化发展，随之存贮电路组成元件的灵敏度也将进一步提高。因此，即便微小电源电压变动，也会引起存贮电路块MB1-MB4的误动作。
为解决这种问题，本申请发明人曾试将电源按各存贮电路块逐一分隔开。
该试验中的等效电路变成仅一个存贮电路块串联在电源线与电源线之间，所以消除了上述并联合成电阻值变化的问题，能抑制电源电压的变动。
然而，要各存贮电路块上分别设电源，便面临增加电源焊盘数的问题。若电源焊盘数增加，必然引线数(引脚数)也增加。若引线数(引脚数)增加，则必须增大用于收存半导体芯片的封装尺寸。封装尺寸增大又意味着半导体装置大型化，所以会妨碍用这种半导体装置生产的二次产品(例如计算机、字处理器等)的小型化。还有，引脚数不必要的增加也会影响使用方便。
本发明鉴于上述问题，目的在于提供一种能防止不必要的引脚数增加，从而能达到封装尺寸小型化的半导体装置。
为实现上述目的，本发明半导体装置的第一形态的特征是具有①半导体芯片;②实质上相对上述芯片一侧面，沿平行方向上具有延伸部分的第一引导构件;③与上述第1引导构件相邻设置的第2引导构件;④使上述第1引导构件与设于上述芯片的第1焊盘互相电气连接的第1连接构件;⑤使上述第2引导构件与设于上述芯片的第2焊盘互相电气连接的第2连接构件;⑥使上述第1引导构件与设于上述芯片的第3焊盘互相电气连接的第3连接构件;⑦使上述第2引导构件与设于上述芯片的第4焊盘互相电气连接的第4连接构件。
本发明第2形态的半导体装置，其特征是相邻设置上述第1、第2引导构件，并分别使双方的凹部与凸部相互啮合。
本发明第3形态的半导体装置，其特征是上述芯片包含半导体集成电路，该集成电路的内部包括各自具有所定功能的多个电路块，上述第1、第2、第3、第4焊盘是用于分别对上述多个电路加工作电源的电源焊盘。
本发明第4形态的半导体装置，其特征是在上述第2、第4连接构件分别跨越的第1引导构件上设置绝缘层;或是让该交叉部分上的第1引导构件的表面位置比第2引导构件的表面位置更朝远离上述第2、第4连接构件的方向偏离;或是让上述第1引导构件的凸部与上述第1、第3连接构件的连接点以及上述第2引导构件的凸部与上述第2、第4连接构件的连接点分别位于一条假想的直线上。
当为上述第1形态的半导体装置时，第1、第3连接构件分别共同连接第1引导构件，同时，第2、第4连接构件分别共同连接第2引导构件，因此能防止增加不必要的引脚数，实现封装小型化。
当为上述第2形态的半导体装置时，因第1、第2引导构件各自的凹部与凸部互相啮合，能让第1引导构件和第2引导构件在较狭窄的范围内相邻。因此，能进一步促进封装小型化。又可加大凸部的宽度，所以能确保这里有用来与连接构件相连的区域。
当为上述第3形态的半导体装置时，实现上述目的不变，而且能分别对选出的多个电路块加上独立的工作电源，因此其它电路块的阻抗变化等引起的噪声不会传到电源上，能内装误动作可能性少的高可靠性IC芯片。
当为第4形态的半导体装置时，因在第2、第4连接构件分别跨越的第1引导构件上设置绝缘层，所以第2、第4连接构件与第1引导构件不易短路。
又因让该交叉部分的第1引导构件的表面位置比第2引导构件的表面位置更朝远离上述第2、第4连接构件的方向偏离，能扩大第2、第4连接构件与第1引导构件之间的间隔距离。因此，第2、第4连接构件与第1引导构件不易短路。
再使上述第1引导构件的凸部与上述第1、第3连接构件的连接点以及上述第2引导构件的凸部与上述第2、第4连接构件的连接点分别位于一条假想的直线上。这样，能使第1、第2连接构件的各自长度基本相等。因此，双方的跨越线能大致相等。若能使双方的跨越线基本相等，则跨越线高度也相等。结果扩大了第2、第4连接构件与第1引导构件的间隔距离，从而第2、第4连接构件与第1引导构件不易短路。
于是，若为第4形态的半导体装置，则能减少内部引导部分的短路问题。
图1是本发明第一实施例半导体装置的俯视图;
图2是具有本发明第一实施例半导体装置的动态RAM芯片的结构图;
图3是本发明第1实施例半导体装置的外观图;
图4是本发明第2实施例半导体装置的俯视图;
图5是本发明第3实施例半导体装置的俯视图;
图6是本发明第3实施例半导体装置的外观图;
图7是本发明第4实施例半导体装置的俯视图;
图8是本发明第4实施例半导体装置的外观图;
图9是表示本发明第5实施例半导体装置，(a)图为俯视图，(b)图为(a)图中7b-7b向剖面图;
图10是本发明第5实施例半导体装置封装后的剖面图;
图11表示本发明第6实施例半导体装置，(a)图为俯视图，(b)图为(a)图中8b-8b向剖面图;
图12表示本发明第6实施例半导体装置，(a)图为俯视图，(b)图为(a)图中12b-12b向剖面图;
图13说明本发明第7实施例半导体装置的制造方法，(a)-(c)图分别为各主要制造过程的剖面图;
图14表示本发明第8实施例半导体装置，(a)图为俯视图，(b)图为(a)图中14b-14b向剖面图;
图15说明本发明第8实施例半导体装置的制造方法，(a)图为俯视图，(b)图为(a)图中15b-15b向剖面图;
图16是说明本发明第8实施例半导体装置的制造方法的剖面图;
图17表示本发明第9实施例半导体装置，(a)图为俯视图，(b)图为(a)图中9b-9b向剖面图;
图18表示本发明第10实施例半导体装置，(a)图为俯视图，(b)图为(a)图中18b-18b向剖面图;
图19是本发明第11实施例半导体装置的俯视图;
图20是本发明第12实施例半导体装置的俯视图;
图21是本发明第13实施例半导体装置的俯视图;
图22是本发明第14实施例半导体装置的俯视图;
图23是典型的动态RAM芯片的结构图;
图24是典型的动态RAM芯片的等效电路图;
以下说明图中有关标号含义。2、2-1-2-9高电位电源焊盘，3、5-1-5-9低电位电源焊盘，4、4-1-4-9高电位电源线，5、5-1-5-9低电位电源线，10引线框，11半导体芯片，12芯片座，15、15A-15F引线，17模制树脂，18接合线，19接合区，30绝缘层，31粘接层。
以下参见附图举实施例说明本发明。本说明中对所有图的相同部分加注相同参考标号，以免重复说明。
图1是本发明第1实施例半导体装置的俯视图，图2是表示图1所示动态RAM芯片结构概况的方框图，图3是将图1所示半导体装置封装后的斜视图。还有，图1所示俯视图表示芯片装载于引线框上的状态。
如图1所示，首先有金属引线框10。该引线框10主要由用来装载芯片11的芯片座12、用于将芯片座12预先系结在引线框上的挂钩销14、以后将成为引脚的引线15，以及用于树脂封口时防止树脂从引线15之间的间隙流出的堵条16等构成。标号17表示用在以后封装芯片而形成的模制树脂。若用模制树脂17封装芯片11后，进行堵条16的截断、外引线的截断和成形，则如图3所示，成为SIP(Single In-line Package单列直插式封装)型半导体装置，便能提供给市场。
至于引线15，一般来说，进入模制树脂17中的部分称为内引线，而露出在模制树脂17之外的部分称为外引线。露出于模制树脂17外的外引线以后就起外引脚作用。(参见图3)。
内引线部分上设有用于连接一群接合线18的一种接合区19，这些接合区的内引线宽度比其它部分大，以确保引线接合。
引线群15中，置于端侧的15A、15B、15C及15D与其它引线不同，它们沿与芯片11侧面平行的方向延伸而成。最靠外端的引线15A和15D上加高电位Vcc。再在与引线15A相邻的引线15B上加低电位Vss(例如接地)，在与引线15D相邻的引线15c上加低电位Vss(例如接地)。结果如图3所示，在对图1所示芯片11进行树脂封装后，最外端的引脚成为供高电位Vcc的引脚，与该引脚相邻的引脚为供低电位Vss的引脚。
引线15A-15D上分别延续形成凹部与凸部。引线15A-15D分别具有的凸部，比引线15A-15D的其它部分宽度大，分别在该处设置接合区19。这样的凸部，分别在引线15A-15D上设置多个。与引线15A相邻的引线15B配置成双方的凹部与凸部互相啮合。同样，与引线15D相邻的引线15C上也配置成双方的凹部与凸部互相啮合。
上述凸部以及设于内引线前端的一些接合区19分别与各接合线18的一端连接，各接合线18的另一端分别接至沿芯片11边缘设置的焊盘2-1-2-9、3-1-3-9及20群(参见图2)。
如图2所示，芯片11为设有多个动态存贮电路块MB1～MB9。按逐个存贮电路块划分，设置分别使存贮电路块MB1-MB9工作的电源。
本发明半导体装置，为了在每个存贮电路块上分别设置电源，沿芯片11的边缘设置分别对应于各存贮电路块MB1-MB9的高电位(Vcc)电源焊盘2-1-2-9和低电位(Vss)电源焊盘3-1-3-9。
高电位电源焊盘2-1-2-9分别通过高电位电源线4-1-4-9接至各对应的存贮电路块MB1-MB9。并且，低电位电源焊盘3-1-3-9分别通过低电位电源线5-1-5-9接至各对应的存贮电路块MB1-MB9。
高电位电源焊盘2-1-1-4分别通过各接合线18与引线15A电气连接，高电位电源焊盘2-6-2-9分别通过各接合线18与引线15D电气连接。还有，高电位电源焊盘2-5通过接合线18与其它的引线15F(参见图1)电气连接。
低电位电源焊盘3-1-3-4分别通过各接合线18与引线15B电气连接，低电位电源焊盘3-6-3-9分别通过各接合线18与引线15C电气连接。还有，低电位电源焊盘3-5通过接合线18与其它的引线15E(参照图1)电气连接。
为了抑制引脚数增加，最好尽量用引线15A、15B、15C及15D进行向存贮电路块MB1-MB9的电源供给。但是，在存在芯片11内电路布局困难等制约的情况下，也可以如第1实施例那样，用其它引线，即引线15E、15F，向一部分存贮电路块，即存贮电路块MB5，馈给电源。此情况下，由于在存贮电路块MB1-MB4中共用引线15A、15B，在存贮电路块MB6-MB9中共用引线15C、15D，所以也能避免引脚数的不必要增加。
图2中标号20所示多个焊盘，包括信号输入/输出焊盘以及用于获得使未画出的存贮器外围电路工作所必要的电源高电位/低电位焊盘。本说明书省去对输入信号、输出信号及外围电路的详细介绍。
下面，说明本发明第2实施例。
图4是表示本发明第2实施例半导体装置概况的俯视图。
参见图1-图3说明的半导体装置，延续有凹部和凸部的引线15A、15B沿芯片11的一边延伸而成，又沿该边之对边延伸成延续有凹部和凸部的引线15C、15D。
对此，也可以如图4所示，不设引线15C、引线15D，只沿芯片11的一条边延伸成延续有凹部和凸部的引线15A、15B。
上述结构的第2实施例也能获得与第1实施例相同的效果。
接着，说明本发明第3实施例。
图5是概要表示本发明第3实施半导体装置的俯视图，图6是将图5所示半导体装置封装后的斜视图。
参见图1-图4说明的第1、第2半导体装置都是SIP型半导体装置。
也可以把这样的半导体装置，如图5-图6所示，从模制树脂17的两相对侧面分别引出外部引脚，做成SOP(Small Out-line Package小型封装)型或者DIP(Dual In-line Package双列直插式封装)型。
本实施例中，加高电位Vcc的引线15A与加低电位Vss的引线15B互为反方向引出。同样，引线15D与引线15C互为反方向引出。
图7是概要表示本发明第4实施例半导体装置的俯视图，图8是将图7所示半导体装置封装后的斜视图。
本发明半导体装置除SIP型DIP型以外，还可变形成像QFP型那样朝4个方向设置引脚。
下面，说明本发明第5实施例。
图9表示本发明第5实施例半导体装置，(a)图是将主要部分放大表示的俯视图，(b)图是(a)图中7b-7b向剖面图。
如图9(a)和(b)所示，引线15B置于引线15A和芯片11之间。各接合线18的一端分别接至高电位电源焊盘2-1-2-3，另一端分别接至设于引线15A的凸部的各接合区19。此时，接合线18A在引线15B上方跨过。另外，各接合线18B的一端分别接至低电位电源焊盘3-1-3-3，另一端分别接至设于引线15B的凸部的各接合区19。引线15B上形成绝缘层30。绝缘层30对应各接合线18A跨过的区域而设置。本实施例在引线15B中与芯片11对置且不包括凸部的部分上设置绝缘层30。
图9(b)中，由标号31表示的构件是用来将芯片11粘接至芯片座12上的粘接剂层。
上述装置中，接合线18A的接合长度比接合线18B的接合长度长。接合线接合法中，随着接合线的接合长度变长，跨越线高度HA和HB渐渐变低。随着跨越线高度HA和HB变低，模制时接合线被树脂流动所影响，与引线接触的概率提高。尤其在为了抑制封装尺寸变大同时又使引脚数增加而引线之间间隔变窄的装置，或者焊盘之间间隔变窄的装置中，上述概率变大。本发明装置若为上述那样装置时，因接合线18A的跨越线高度HA比接合线18B的跨越线高度HB低，接合线18A接触引线15B的概率高。
然而，如图9(a)及(b)所示，若为引线15B上设绝缘层30的装置，则接合线18即使受模制树脂流动影响与引线15B接触，但在引线15B上形成有绝缘层30，接合线18A与引线15B也不会短路。
图9(a)及(b)所示绝缘层30通过在接合线接合前在引线15B上涂绝缘物，或者贴绝缘条而成。因此，封装后，如图10所示，在引线15B上存在由模制树脂17以外的绝缘物形成的绝缘层30。
再说明本发明第6实施例。
图11表示本发明第6实施例半导体装置，(a)图为对主要部分作放大表示的俯视图，(b)图是(a)图中8b-8b向剖面图。
如图11(a)与(b)所示，图中，排在位于最外端的15A与芯片11之间的引线15B中，除凸部外的部分，沿远离接合线18A与18B的方向压低。这样，除凸部外的引线15B的部分，比设于这些凸部的接合区19的表面低。
若为具有上述结构的半导体装置，则因引线15B除凸部以外的部分远离接合线18A与18B，能增加接合线18A的跨越线高度HA。因此，与第5实施例一样，能降低接合线18A与引线15B接触的概率。于是，与第4实施例一样，能防止由于接合线18A与引线15B接触而产生的短路问题。
还有，具有图11(a)与(b)所示形状的引线15B，在为了尽量减薄外壳而进行的芯片底座12的凹陷加工过程中，能与芯片底座12同时形成。
接着，说明本发明第7实施例。
图12(a)和(b)表示本发明第7实施例半导体装置，(a)图是将主要部分作放大表示的俯视图、(b)图是(a)图中12b-12b向剖面图。
如图12(a)和(b)所示，第7实施例装置，基本上接近图11(a)和(b)所示，第7实施例装置，基本上接近图11(a)和(b)所示装置，不同处在于除凸部外的引线15B部分表面位置处于引线15A表面位置与芯片座12表面位置的中间。图12(b)上示出表示引线15A表面位置的直线41。从该直线41至除凸部外的引线15B部分表面位置的距离为△t1，同样，至芯片座表面位置的距离为△t2。可见，距离△t1比距离△t2小。
若为具有上述结构的装置，则能同时防止引线15B与接合线18A以及18B的短路，同时获得能防止引线15B过分塑性变形或断裂的效果。
引线15B，沿图12(a)中12b-12b方向不受引线框支撑。在已说明过的图1中示有其细节。设有这种引线框，将引线15B与芯片座12同时凹陷冲压。此时，若芯片座12的凹陷冲压量较大，冲压时引线15B会由于沿12b-12b方向无支撑而朝芯片座12方向拉伸。此拉伸引起引线15过分塑性变形而中间变细，最糟时引线15B会断开。
再说明本发明第7实施例装置的制造方法。
图13(a)-(c)分别为本发明第7实施例半导体装置的制造过程中的剖面图。
图13(a)表示凹陷冲压前的引线框。
如图13(b)所示，利用带冲头42的上模和带冲头44的下模45，冲压成形图13(a)所示的引线框，冲头42用来将芯片座12和除凸部外的引线15B向下压，冲头44用来将包括凸部的引线15A和只是引线15B的凸部向上压。
接着，如图13(C)所示，用带冲头46的上模47和带冲头48的下模49替换前面冲压模再次冲压引线框，冲头46用来只将芯片座12向下压，冲头48用来将包括凸部的引线15A和只是引线15B的凸部向上压。
这样，引线框架的冲压分成为两个过程，即冲压量小的第1过程及其后只对芯片座12凹陷冲压且冲压量大的第2过程，从而能防止引线15B的过分塑性变形或断开。
下面说明本发明第8实施例。
图14表示本发明第8实施例半导体装置，(a)图是将主要部分作放大表示的俯视图，(b)图是(a)图中14b-14b向剖面图。
如图14(a)与(b)所示，第8实施例装置与第5-第7实施例装置目的相同，即希望防止引线15B与接合线18A及18b之间的短路。
如图14(a)与(b)所示，利用腐蚀使除凸部外的引线15B的表面朝远离接合线18A和18b方向下陷。
若为具有上述结构的装置，则由于能使除凸部外的引线15B的部分远离接合线18A和18B，所以能与第4实施例等一样防止接合线18A与引线15B的短路。
再说明本发明第8实施例装置的制造方法。
图15(a)是本发明实施例装置在制造过程中的俯视图，图15(b)是图15(a)中15b-15b向剖面图，图16是本发明第8实施例装置的制造过程中的截面图。
首先，如图15(a)与(b)所示，在引线框的表面贴上带有对应于除凸部外的引线15B部分的开孔部51的掩蔽条50。然后，如图16所示，用腐蚀液53喷雾。于是，腐蚀液53经开孔部51到达引线15B的表面，只腐蚀除凸部外的引线15B其余表面。用这样的方法形成图14(a)和(b)所示的引线框。
现说明本发明第9实施例。
图17表示本发明第9实施例装置，(a)图是将主要部分作放大表示的俯视图，(b)图是(a)图中9b-9b向剖面图。
第1-第8实施例半导体装置中任一装置，引线15A和15B均分别具有延续的凹部和凸部，而且将引线15A与15B相邻设置，并使双方的凹部与凸部互相啮合。
若为具有如此形状的半导体装置，则如图17(a)与图17(b)所示，能将各接合线18A及18B与各接合区19的连接位置设在一条假想直线32上。
如此将连接集团设在一假想直线32上，就能使各接合线的接合长度大致均匀。当接合长度大致均匀时，则由于减少各接合线的跨越线高度HA和HB之间的参差不齐，能减少连接引线15A的接合线18A接触引线15B的问题。因此，与第4-第8实施例一样，能防止各接合线18A与引线15B短路。
另外，图17(a)与(b)所示的接合线18A与18B的连接状态，可在第1-第8实施例的所有装置中实现。
下面，说明本发明第10实施例半导体装置。
图18表示本发明第10实施例半导体装置，(a)图是将主要部分作放大表示的俯视图，(b)图是(a)图中18b-18b向剖面图。
如图18(a)与(b)所示，第10实施例装置要做成如第9实施例装置那样，分别使接合线18A与18B的长度均一。
本发明装置的第1引线15A及第2引线15B分别延续有凹部与凸部。因此，若不积极采用以图9实施例[参见图〔17(a)与(b)〕说明的方式，则接合线18A的接合位置与接合线18B的接合位置互偏，接合线18A的长度与接合线18b的长度便不同。
第10实施例装置，以不同于第9实施例的方式，使接合线18A的长度与接合线18B的长度均一。
如图18(a)与(b)所示，使形成设于芯片上的高电位端焊盘群2-1-2-3的位置与形成低电位端焊盘群3-1-3-3的位置互偏。图18(a)中，互偏距离为D。
这样，通过让芯片侧的接合位置，即焊盘的布局，使高电位端焊盘群与低电位端焊盘群相互偏离，能使接合线18A的长度与接合线18B的长度基本相同。
下面说明本发明第11实施例半导体装置。
图19是本发明第11实施例装置的俯视图。
如图19所示，也可以使多根接合线18A接至引线15A的一个凸部19，同样，也可以使多根接合线18B接至引线15B的一个凸部19。此时，高电位端电源焊盘2-1-2-4与低电位端电源焊盘3-1-3-4不交替，双方各集中一块，设在芯片11中。
图20是本发明第12实施例半导体装置的俯视图。
图12实施例装置是关于引线框的使用方法例。
如图20所示，分别具有相邻的引线15A与15B、以及相邻的引线15C与15D时，也会出现不连接合线18的情况。
例如芯片11在其一边只安排电源焊盘中的高电位端电源焊盘群2-1-2-4另一边又只安排电源焊盘中的低电位端电源焊盘3-1-3-4时，就是这种情况。
此时，不用的引线，例如本例中引线15A、15D，可作为无接空线(N.C)。
图21是本发明第13例半导体装置的俯视图。
第13实施例装置是关于所装IC芯片的另一例。
所装芯片，除动态RAM芯片外，也可以如图21所示，是将CPU、逻辑电路、存贮器等集成为一体的微机芯片60。此时，微机芯片60的各电路块分别接各自的电源。
图22是本发明第14实施例半导体装置的俯视图。
第14实施例装置是关于所装IC芯片的另一例。
图22所示芯片11是恒向总线(ラムバス)DRAM(以下称RDRAM)。
如图22所示，RDRAM芯片11中包括具有与通常DRAM相同结构的存贮磁心部、具有与未画出CPU(MASTER)芯片和存贮磁心部的接口功能的从属(SLAVE)逻辑部。RDRAM芯片11与通常的DRAM不同，其特征是具有从属逻辑部。
这两部分主要电路中的存贮磁心部，包括由多个存贮单元阵列(图中为18个)、各存贮单元阵列分别设置的行译码器(RD)、各存贮单元阵列分别设置的读出放大器(S/A)群、以及2个存贮单元阵列共同设置的列译码器(C/D)组成的多个存贮块(图中有9个)。存贮磁心部中包括加在这些存贮块上的存贮器外围电路部。存贮器外围电路部包括含有行地址缓冲器等的行电路部、含有列地址缓冲器等的列电路部、输入输出缓冲器以及含有计数器电路与数据更新电路等的控制电路部。
另外，从属电路部包括各存贮块分别设置的接口电路(I/F)以及控制时钟电路、接口电路等的工作时序的控制电路等。
如图2等所示，上述结构的RDRAM中，对各存贮磁心部内的存贮块分别设置电源。从属逻辑电路部也设置独立于存贮磁心部的电源。并且采用图1所示那样的引线框。因此，能获得误动作的RDRAM，而且可防止引脚数增加，使封装小型化。
图22表示电源系统的另一侧。即图22示例中不按各存贮块分设电源，而在存贮磁心部上设一根Vcc电源线4-1、一根Vss电源线5-1。而且，电源线4-1、5-1分别接多个焊盘。这样就成为电源线4-1、5-1分别在许多部分上与Vcc引线、Vss引线电气连接，能防止电源线4-1、5-1的电位变动，因此，能获得同把电源按每个存贮块分设方式的芯片同样的效果。
还有，图22所示RDRAM中，电源线4-2、5-2分别集中于时钟及控制电路部的附近，与多个焊盘2-5-2-7、3-5-3-7连接。时钟与控制电路部，由于进行高速数据传送控制，例如数据传送速度为500兆字节/秒，所以电源电位稍微变动就会成为误动作的重要原因。通过在这种电气性能要求细腻的电路旁集中将电源线4-2、5-2与Vcc引线、Vss引线连接，能使这种电路不易误动作。
若为上述各实施例说明的半导体装置，则首先由于对每个电路块分设电源，实现在电源间串接一个电路块的等效电路。由此消除以往的并联合成电阻值变化的问题，抑制电源电压变动，减少误动作的可能性。因此，芯片误动作少、可靠性高。
还有，在多个电路块中，因共用加高电位的引线(例如引线15A)以及加低电位的引线(例如15B)，能防止引脚数的不必要增加。
再有，多个电路块所共用且平行的引线(例如引线15A与引线15B)，分别延续有凹部和凸部，且做成这些凹部和凸部互相啮合。又将接合区19设置在凸部。这种结构，较之为了确保接合区而使宽度全加大的2根引线平行，更能缩小平面上的面积。因此，能达到封装尺寸小型化。
又如图9(a)、(b)及图10所示的装置，通过设置例如与引线15A平行且与芯片11相邻的引线，通过例如在引线15B上设置绝缘层30，使应接合至引线15A的接合线18A即使与引线15B接触也不短路，因此能提高可靠性，并能提高制造合格率。
再如图11-图16所示装置，还可通过让除凸部外的引线15B表面位置低于凸部(接合区)19的表面位置，使应接合至引线15A的接合线不易接触引线15B，因此能与第5实施例同样提高可靠性，并能提高制造合格率。
此外，如图17(a)、(b)所示，若为具有本发明的引线形状的装置，则能使接合位置大致设在一根假想线32上。若将接合位置大致设在一根假想线32上，并使接合线15A和15B的接合位置一致，就能使接合线18的跨越线高度基本均一，能避免接合线与引线的不必要接触。因此，与第4、第5实施例相同，能提高可靠性，并能提高制造合格率。再由于接合线18A与18B的长度基本恒定，能获得制造容易且效率高的效果。还有，作为使接合线18A和18B长度均一的方式，还可以如图18(a)、(b)所示装置那样，通过偏移芯片上的焊盘位置来实现。
本发明不只限于上述各实施例，还可以在不脱离其宗旨的范围内，作种种变形实施。
另外，封装芯片11的构件，除了用模制树脂外，还可以用陶瓷封装。
综上所述，利用本发明，能提供防止引脚数的不必要增加及实现封装尺寸小型化的半导体装置。
权利要求
1.一种半导体装置，其特征是具有①半导体芯片；②实质上相对上述芯片一侧面，沿平行方向上具有延伸部分的第1引导构件；③与上述第1引导构件相邻设置的第2引导构件；④使上述第1引导构件与设于上述芯片的第1焊盘互相电气连接的第1连接构件；⑤使上述第2引导构件与设于上述芯片的第2焊盘互相电气连接的第2连接构件；⑥使上述第1引导构件与设于上述芯片的第3焊盘互相电气连接的第3连接构件；⑦使上述第2引导构件与设于上述芯片的第4焊盘互相电气连接的第4连接构件。
2.根据权利要求1所述的半导体装置，其特征是上述第1、第2引导构件分别延续有凹部与凸部。
3.根据权利要求2所述的半导体装置，其特征是相邻设置上述第1、第2引导构件，并分别使双方的凹部与凸部相互啮合。
4.根据权利要求3所述的半导体装置，其特征是上述第1、第3连接构件分别与上述第1引导构件的凸部电气连接，上述第2、第4连接构件分别与上述第2引导构件的凸部电气连接。
5.根据权利要求4所述的半导体装置，其特征是上述第2、第4连接构件分别跨越上述第1引导构件的上方，使上述第2引导构件与上述第2、第4焊盘电气连接。
6.根据权利要求5所述的半导体装置，其特征是在上述第2、第4连接构件分别跨越的上述第1引导构件上设置绝缘层。
7.根据权利要求5所述的半导体装置，其特征是让上述第2、第4连接构件分别跨越的上述第1引导构件的表面位置比第2引导构件的表面位置更朝远离上述第2、第4构件的方向偏离。
8.根据权利要求5所述的半导体装置，其特征是上述第1引导构件的凸部与上述第1、第3连接构件的连接点、以及上述第2引导构件的凸部与上述第2、第4连接构件的连接点分别位于一条假想的直线上。
9.根据权利要求4所述的半导体装置，其特征是上述第1、第3连接构件分别与上述第1引导构件的各凸部逐一电气连接、上述第2、第4连接构件分别与上述第2引导构件的各凸部逐一电气连接。
10.根据权利要求4所述的半导体装置，其特征是上述第1、第3连接构件分别与上述第1引导构件的一个凸部电气连接，上述第2、第4连接构件分别与上述第2引导构件的一个凸部电气连接。
11.根据权利要求1所述的半导体装置，其特征是上述第1、第2、第3、第4焊盘分别为电源焊盘。
12.根据权利要求11所述的半导体装置，上述第1、第3焊盘分别为供给低电压的低电位电源焊盘，上述第2、第4焊盘分别为供给高电位的高电位电源焊盘。
13.根据权利要求12所述的半导体装置，其特征是上述第1、第2、第3、第4焊盘分别沿上述芯片的一侧面，配置成直线状。
14.根据权利要求13所述的半导体装置，上述高电位电源焊盘与上述低电位电源焊盘成交替配置。
15.根据权利要求13所述的半导体装置，其特征是上述高电位电源焊盘与上述低电位电源焊盘配置于各自的区域内。
16.根据权利要求13所述的半导体装置，其特征是将上述高电位电源焊盘与上述低电位电源焊盘配置成互相前后偏离成交叉的锯齿状。
17.根据权利要求1所述的半导体装置，其特征是上述芯片包括半导体集成电路，该集成电路的内部包括多个具有各自所定功能的电路块，上述第1、第2、第3、第4焊盘为用于分别为上述多个电路块供给各工作电源的电源焊盘。
18.根据权利要求1所述的半导体装置，其特征是上述芯片收入收容体中，上述第1引导构件及第2引导构件的前端部分分别引出至上述收容体之外，其引出方向互相一致。
19.根据权利要求1所述的半导体装置，其特征是上述芯片收入收容体中，上述第1引导构件及第2引导构件的前端部分分别引出至上述收容体之外，其引出方向互为相反。
20.根据权利要求1至权利要求19中任一项所述的半导体装置，其特征是上述第1、第2、第3、第4连接构件分别为接合线。
全文摘要
一种半导体装置，其中具有半导体芯片[11]及分别加有高、低电位并延续有凹部/凸部的引线[15A]、[15B]，使引线[15A]、[15B]互相配置并使双方凹部/凸部互相啮合。芯片[11]的高、低电位电源焊盘分别通过接合线[18]连接[15A]、[15B]的凸部。于是，引线[15A]、[15B]分别被多个焊盘共用，从而能防止不必要引脚数增加。又因引线[15A]、[15B]的凹部/凸部互相啮合，能使封装小型化。
文档编号H01L23/50GK1101754SQ9410403
公开日1995年4月19日 申请日期1994年4月18日 优先权日1994年4月18日
发明者中尾光博, 石川寿光, 林和则 申请人:东芝株式会社