专利名称：半导体器件及其制造方法
技术领域：
本发明涉及一种薄膜晶体管(TFT)的结构及其制造方法。由本发明的方法制造的薄膜晶体管可形成于诸如玻璃的绝缘衬底上或者诸如单晶硅半导体衬底上的绝缘膜上。本发明的薄膜晶体管可用于薄膜集成电路。
在传统技术中，薄膜晶体管是通过下列工序形成的将薄膜半导体区域(有源层)构图为岛状;采用CVD工艺或溅射工艺形成绝缘涂层作为栅极绝缘膜;以及在其上形成栅极。
通过CVD工艺和溅射工艺形成的绝缘膜具有差的台階覆盖范围(step coverage)，这对可靠性、产额及特性具有不利的影响。图5以平面图和沿A-A′及B-B′线的剖视图的形式示出了由传统工艺制备的一种典型TFT。此TFT形成于衬底51上;薄膜半导体区域分成杂质区53(源和漏区，此处呈N型导电)和位于栅极57之下的本征沟道形成区52，栅极绝缘膜55覆盖此半导体区域。在杂质区53之上，通过层间绝缘层59开设有接触孔，电极/引线58装设在此杂质区53上。
从此图中可以看出，栅极绝缘膜55的覆盖厚度的半导体区域的边缘处明显小，通常只有此膜55的平坦区域处的厚度的一半。在岛状半导体区域厚时，栅极绝缘膜55的半导体区域处差的覆盖厚度分布通常更为严重。这种差的覆盖厚度分布对TFT特性、可靠性和产额的不良影响可通过观察图5的A-A′剖视图得以理解，此剖视图中的虚线环区域56，很明显，栅极57的电场集中于薄膜半导体区域的边缘部分。因为边缘处的此环围区域中的栅极绝缘膜只有平坦区域的一半厚，因此这里的电场强度是加倍的。
结果，在此区域56中的栅极绝缘膜在长期工作过程中或在高压下容易击穿。当正的信号施加于栅极时，栅极57和杂质区53(尤其是漏区)变成相互电连续的，因为此区域56中的半导体也是N型的，这会导致差的可靠性。当与正常电压相反的电压施加于栅极时(在N沟道晶体管情况下，正电压加至漏极，负电极加至栅极)，在源极和漏极之间流过的电流或关断电流增大。通常，关断电流不能降低，但如果可能的话，它可降至1×10-12A或更低的水平。
如果栅极绝缘膜破裂，一些电荷或其它电荷会陷入此破裂区域。如果负电荷陷入，区域56处的半导体将呈N型，且几乎与栅极上所加的电压无关，并形成一个与源和漏区具有相同导电类型的通路。结果，在半导体区域的侧缘区域处，两杂质区53变成彼此电连续的。为采用TFT而又不引入上述不良影响，所有可做的是仅施加一半电压。然而，按这种工作方式，不可能充分利用TFT的性能。
TFT具有一薄弱部分的事实意味着，在制造工艺中偶然出现的静电荷会容易地损坏TFT，并且这会成为低产额的严重起因。本发明提供了解决此问题的方法。
本发明的特征在于，通过使半导体中的电性薄弱区域具有与构成源和漏区的杂质区域相反的导电类型，改进此薄弱区域使之电性增强。本发明的特征还在于，改进的此区域具有0.05至5μm的宽度(从上面观视的平坦区域的宽度)，最好是具有0.1至1μm的宽度，以防止电流泄漏。
图1示出本发明的半导体的一种典型结构。图1还给出了与图5相似的一平面图和沿A-A′及B-B′线的剖视图。TFT形成于衬底11上。薄膜半导体区域分成杂质区13(源和漏区，这里为N型导电的，因为此TFT是N沟道型的;在边缘处，作为P型杂质的硼的添加浓度达到1×1015至3×1018cm-3;对于P沟道型的TFT而言，采用P型源和漏区，并在边缘处加入N型杂质)和位于栅极17下面的实质上本征的沟道形成区12，栅极绝缘膜15覆盖此半导体区域。杂质区13设有穿过层间绝缘层19的接触孔，以接纳电极/引线18。
上述结构与图5中所示的传统型TFT的不同之处在于设有区域14，此区域14具有与杂质区域(源和漏区)13相反的导电类型，至少在岛状半导体区域10的周边区域部分，即位于栅极之下的区域10的边缘处是这样的。例如，当杂质区域为N型时，将呈P型导电的杂质引入区域14;而当杂质区域为P型时，将呈N型导电的杂质引入区域14。特别是，区域14中杂质的浓度最好具有足够高的掺杂水平，以便它不为栅极上所加的电压所反转(具体地讲应在1×1015至3×1018cm-3范围内，最好在1×1016至1×1017cm-3范围内)。如果杂质浓度增至1×1019cm-3或更高，那么漏极耐压会降低，并会产生热载流子的雪崩。除栅极下面的那部分外的区域14的其它部分的导电类型在杂质区13的掺杂过程中可能反转，但这不是严重问题。
现在参照图1的A-A′剖视图中绘出的区域16阐述区域14的作用。与传统TFT的情况相似，在这种形式的半导体区域的边缘处，栅极绝缘膜的覆盖厚度分布是不能令人满意的。相应地，诸如绝缘膜破裂、针孔形成和电荷陷入之类的问题在这些区域中会产生。现在讨论针孔的形成。在传统型的TFT中，施加至栅极的电压使区域16的沟道形成区12部分的导电类型改变，从而也变成与杂质区13相同的导电类型;但在本发明中，区域14被掺杂成与杂质区相反的导电类型，所以栅极上所加的电压不会导致区域14的导电类型的反转，或者至少区域14不呈现良好导电性。
因此，尤其是栅极和漏区之间的漏电流可以显著降低。甚至在栅极绝缘膜的破裂导致不希望的电荷陷入的情况下，源极和漏区之间的连续性也能防止，因为在区域16中，半导体区域的导电类型与杂质区不同。按此方式，正因为栅极绝缘膜的破裂在特性或可靠性方面不带来问题，因此工作时的电压限制变小，在制造过程中由静电荷引起的次品的产率降低，产额提高。
图1示出一个例子，其中，与杂质区13具有相反的导电类型的区域14沿薄膜半导体区域的两边缘全程设置，栅极在其上横展;不过，从上面给出的详细说明中可以清楚地发现，仅仅在直接位于栅极之下的这些边缘处设置这种区域就是足够了。另外，除上述P型(或N型)杂质之外，当诸如碳、氮或氧或类似元素加入区域14中时，由于区域14的电阻增大，其耐压增大，因此可获得高可靠性的TFT。
下面结合优选实施例对本发明进行更详细的描述。
图1示出本发明的TFT的结构的一个例子;
图2(A)、2(B)、2(C)和2(D)是显示根据优选实施例1的TFT制造工艺的剖视图;
图3(A)、3(B)、3(C)和3(D)是显示根据优选实施例2的TFT制造工艺的剖视图;
图4(A)、4(B)、4(C)和4(D)是显示根据优选实施例3的TFT制造工艺的剖视图;
图5示出传统结构的TFT的一个例子;
图6(A)、6(B)、6(C)6(D)和6(E)是显示根据优选实施例4的TFT制造工艺的剖视图;
图7(A)和7(B)是优选实施例5的薄膜集成电路的方框图;和图8(A)、8(B)、8(C)和8(D)是显示根据优选实施例5的TFT制造工艺的剖视图。
优选实施例1图2(A)至2(D)是显示优选实施例1中使用的工艺的剖视图。在下面的优选实施例以及本优选实施例中，附图仅示出TFT的剖视图，其中图的左半部分示出的是正交于栅极的剖面(与图1和图5中的B-B′剖面相对应)，图的右半部分示出的是平行于栅极的剖面(与图1和图5中的A-A′剖面相对应)。
首先，采用等离子体CVD工艺或溅射工艺，在衬底(Corning-7059)20上形成厚度2000 的基底膜21，此基底膜为氧化硅，氮化硅或其多层。采用等离子体CVD工艺，在基底膜上淀积一层非晶硅膜，其厚度为300至1500 ，例如1000 。然后，采用溅射工艺，淀积厚度为200 的氧化硅膜，作为保护膜。在600℃温度下在低压下对已涂敷的衬底进行48小时处理，使这些涂层退火，以便它们结晶。结晶可采用诸如激光的强光实现。使得到的结晶硅膜构图，形成岛状硅区域22a和22b。岛状硅膜22a和22b的每一个分别由保护膜23a和23b覆盖。在后面的光刻工艺中，这些保护膜可防止岛状硅区域遭受污染。
将光致抗蚀剂涂布于已涂敷的衬底的整个表面上，并随后用公知的光刻工艺构图，以留下抗蚀剂层24a和24b，它们的宽度为0.05至5μm，最好是0.1至1μm。这些抗蚀剂层被用作掩模，以将硼引入涂敷膜，引入硼的浓度为1×1015至3×1018cm-3，最好是1×1016至1×1017cm-3。硼的引入是这样进行的采用等离子体掺杂工艺。以乙硼烷(B2H6)作为掺杂气体，射频(RF)功率为10至30W。等离子体是通过例如10W的放电产生的，并且以20至60KV，例如20KV的加速电压加连，从而被引至硅区域。剂量为1×1013至5×1015cm-2，例如3×1014至1×1015cm-2。结果，形成了P型区域25a、25b、25c和25d(图2(A))。
采用溅射工艺或等离子体CVD工艺淀积氧化硅膜26，作为栅极绝缘膜，其厚度为500至1500 或者例如1000 。随后，采用低压CVD工艺淀积厚度为6000至8000 ，例如6000 的硅膜(含有浓度为0.1至2%的磷)。氧化硅膜和硅膜最好连续形成。此后对硅膜进行构图，形成引线27a和27b。这些引线起栅极作用(图2(B)。
采用等离子体掺杂工艺并以引线27a作掩模，将杂质(磷)引入硅区域。以磷化氢(PH3)作为掺杂气体，所采用的加速电压为60至90KV，例如80KV。剂量为1×1015至8×1015cm-2，例如5×1015cm-2，它大于前述的硼的剂量。随后在600℃温度下在低压下进行48小时退火处理，以激活杂质。在此过程中，形成了杂质区域28a和28b。在这种情况下，在前面步骤中已形成了硼区域，尽管区域25c和25d以后未引入磷而呈P型导电，但由于磷的大量掺杂，引入磷的区域25a和25b却呈N型导电。不过，按本发明的技术原理，这种现象不会产生问题(图2(C))。
采用等离子体CVD工艺，形成厚度为3000 的氧化硅膜，作为层间绝缘层。穿过层间绝缘层形成接触孔，并采用诸如多层氮化钛和铝的金属材料在接触孔中及其上形成引线29a和29b。引线29a在此TFT中连接引线27a和杂质区的一端28b。上述过程完成了本发明的一种半导体电路(图2(D))。
优选实施例2图3(A)至3(D)是描绘优选实施例2中采用的工艺的剖视图。采用溅射工艺，在衬底(Corning-7059)301上形成厚度为2000 的基底氧化硅膜302。采用等离子体CVD工艺，在基底膜下淀积一层非晶硅膜;其厚度为500至1500 ，例如1000 。随后，采用溅射工艺淀积200 厚的氧化硅膜，作为保护膜。在600℃温度在低压下，对已涂敷的衬底进行48小时处理，使这些涂层退火，以便它们结晶。结晶可采用诸如激光的强光实现。采用公知的光刻工艺，使所得到的结晶硅膜构图，以形成岛状硅区域303a和303b。岛状硅区域的每一个覆盖有保护膜。蚀刻用的光致抗蚀剂掩模304a和304b留存下来未被除去。蚀刻工艺采用各向同性蚀刻方法(例如，采用缓冲氢氟酸的湿法蚀刻方法)，以使半导体区域的侧缘成为图中所示的锥形。锥角相对于衬底表面为30至60度。在此图中，半导体区域303a为TFT，半导体区域303b为一电容器，故这是一个分离电路。
随后，以抗蚀剂作掩模，将硼引入硅区域。硼的引入是这样实现的采用等离子体掺杂工艺，以乙硼烷(B2H6)为掺杂气体，加速电压为20至60KV，例如20KV。剂量为1×1013至5×1015cm-2，最好为1×1013至5×1014cm-2，例如1×1014cm-2。结果，形成了P型区域305a、304b、304c和305d(图3(A))。
采用溅射工艺，淀积氧化硅膜306，作为栅极绝缘膜，其厚度为1000 。此后，采用溅射工艺，淀积一层铝膜(含钪0.2wt%)，其厚度为4000至8000 ，例如6000 。或者，采用低压CVD工艺淀积6000至8000 厚的铝膜(含硅2%)。这些氧化硅和铝膜的形成最好连续进行。随后，使铝膜构图，形成引线307a和307b。这些引线起栅极作用。使铝引线的表面阳极氧化，形成氧化层309a和309b。在阳极氧化之前，采用光敏聚酰亚胺(photoneece)在后面步骤中要形成接触的区域选择性地形成掩盖308。由于此掩模，在阳极氧化过程中被掩盖处未形成阳极氧化物。
阳极氧化是在1至5%的乙二醇的酒石酸溶液中进行的。所得到的氧化物层厚2000 。此后，以引线307a和氧化物层309a作掩模，采用等离子体掺杂工艺将杂质(磷)引入硅区域。以磷化氢(PH3)作为掺杂气体，加速电压为60至90KV，例如80kv。剂量为1×1015至8×1015cm-2，例如5×1015cm-2，它大于硼的剂量。按此方式，便形成了N型杂质区310a、310b。这里，正如在优选实施例1中那样，已经形成并掺杂硼的区域305a和304b转变为N型(图3(B))。
为激活杂质进行激光退火。用KrF受激准分子激光器(波长248nm，脉宽20nsec)作为(退火用)激光器。也可用其它激光器，比如XeF受激光准分子激光器(波长353nm)、XeCL受激准分子激光器(波长308nm)或ArF受激准分子激光器(波长193nm)。所采用的激光能量密度为200至350mJ/cm2，例如250mJ/cm2，所采用的照射量为每位置2至10次，例如每位置2次。在激光照射期间，衬底被加热到200至450℃的温度。不过，当衬底被加热时，应注意这样的事实，即，最佳激光能量密度随温度变化。在激光照射期间，聚酰亚胺掩模308留存下来未除去，以便防止铝膜为激光照射所破坏。在激光照射完成后，可通过暴露于氧等离子体很容易地除去聚酰亚胺掩膜。
在优选实施例2的情况中，与优选实施例1不同，激光射线未进入掺杂硼且为栅极掩盖的区域304c和305d。因此，活度率(rate of activity)仍是低的。不过，在离子注入期间，这些区域的晶体结构被破坏，因此它们起到超高电阻的作用，这有效地降低了漏电流(图3(C))。
另一方面，以图3(A)所示方式形成具有锥形边缘的岛状区，并随后引入硼离子。然后，用能量密度为50至350mJ/cm2的激光照射，以使整个岛状区域结晶。因此，侧缘区转变为P型导电，内部区域变为I型本征的或大体上本征的导电类型。随后按上述过程形成栅极绝缘膜、栅极和源/漏极。结果，甚至在位于栅极之下的岛状区的边缘区变成充分结晶的P型或P-型区域，它也可防止N型源和漏极之间的(电流)泄漏。
采用等离子体工艺形成厚度为3000 的氧化硅膜311，作为层间绝缘层。穿过层间绝缘层形成接触孔，并采用诸如氮化钛和铝的多层的金属材料在接触孔中及其上形成引线312a和312b。引线312a连接引线307b和TFT中杂质区的一端310b。上述工艺过程完成了TFT313a(示于图中正交于栅极的剖面)和TFT313b(示于图中的平行于栅极的剖面)(图3(D))。
在此优选实施例中，可清楚地了解到，如果既不形成TFT的源极也不形成漏极，那么在栅极和余下和杂质区之间会形成一电容器。因此，与本优选实施例相似的装置也可提供一电容器，此电容器具有优良的特性，以便此装置具有高的击穿电压并保持低的漏电流。如此构成的TFT和电容器可用于构成有源矩阵型液晶显示器的象素电路。采用本发明的TFT，关断电流可降至1PA或更小，并且可制成具有令人满意的功能的TFT。
优选实施例3图4(A)至4(D)是显示优选实施例3中采用的工艺过程的剖视图。采用溅射工艺，在衬底(Corning-7059)40上形成2000 厚的基底氧化硅膜41。采用等离子体CVD工艺、在基底膜上淀积一层非晶硅膜，其厚度为500至1500 ，例如1500 。对形成的非晶硅膜进行构图处理，形成岛状硅区域42a和42b。
将光致抗蚀剂涂布于涂敷膜的整个表面上，并采用公知光刻工艺进行构图，同时留下抗蚀剂43a和43b。以抗蚀剂作掩模引入硼。硼的引入是采用等离子体掺杂方法实现的。结果，形成了P型区44a、44b、44c和44d(图4(A))。
在留有光致抗蚀剂的同时，采用溅射工艺淀积1000 厚的氧化硅膜45a(图4(B))。
通过除去光致抗蚀剂，也同时除去己在光致抗蚀剂上形成的氧化硅膜。在不存在光致抗蚀剂的区域，氧化硅膜仍保留于表面上。在600℃下对氧化硅膜进行48小时退火处理，以使其结晶。结晶可采用诸如激光的强光实施。
下一步，采用溅射工艺淀积1000 厚的氧化硅膜45b，作为栅极绝缘膜，此后直接采用低压CVD工艺淀积一层硅膜(含浓度为0.1至2%的磷)，其厚度为6000至8000 ，例如6000 。这些氧化硅膜和硅膜的形成最好连续进行。随后使硅膜构图形成引线46a和46b。这些引线起栅极作用。当注意岛状硅区域(此处已引入硼)的边缘区时，由于氧化硅层45a和45b，这里的绝缘膜厚度大约加倍。结果，此结构可有效在防止栅极绝缘膜的击穿(图4(C))。
接着以引线46a作掩模，采用等离子体掺杂工艺将杂质(磷)引入硅区域。以磷化氢(PH3)作为掺杂气体。然后，在600℃温度下在低压下进行48小时退火处理，以激活杂质。按此方式，便形成了杂质区47a和47b。采用等离子体CVD工艺，形成厚3000 的氧化硅膜48，作为层间绝缘层。穿过此层间绝缘层形成接触孔，并采用诸如氮化钛和铝的多层的金属材料在接触孔中及其上形成引线49a和49b。引线49a连接引线46b和TFT中杂质区的一端47b。上述工艺过程完成了本发明的一种半导体电路(图4(D))。
此优选实施例将产额增加到传统技术的两倍或更多。另外，未发现TFT特性的降低。事实上，最大工作耐压增大至传统产品的1.5至2倍，最大工作速度增加了2至4倍。
优选实施例4
图6(A)至6(D)是显示优选实施例4中用的工艺过程的剖视图。在衬底(Corning-7059)60上形成厚度为1000至3000 的氧化硅基底膜。采用等离子体CVD工艺或LPCVD工艺，在基底膜上形成一层非晶硅膜，其厚度为100至5000 ，最好为300至1000 。在形成的非晶硅膜上覆盖厚100至500 的氧化硅膜作为保护膜。采用公知的光刻工艺，形成抗蚀剂掩模63a和63b。随后采用干法蚀刻工艺，在下列条件下对非晶硅膜进行蚀刻RF功率500W，压强100mtorr，CF4气体流速50sccm，O2气体流速45sccm。
结果，得到了如图6(A)所示的岛状硅区域62a和62b。这些区域的边缘部分呈锥形，锥角为20至60度。在蚀刻过程中，当CF4/O2比率变大时，将得不到具有锥形结构的边缘。
随后采用抗蚀剂作掩模引入硼。采用等离子体掺杂方法引入氮。引入硼的条件为以乙硼烷(B2H6)作掺杂气体，加速电压为20至60KV，例如20KV，剂量为1×1014至5×1016cm-2，例如1×1015cm-2。结果，不具有抗蚀剂或仅具有薄抗蚀剂层的硅区域的边缘部分64a、64b、64c和64d被选择性地掺杂(图6(A))。
然后采用等离子体掺杂工艺掺杂氮。以氮气(N2)作为掺杂气体。按20至60KV，例如20KV的加速电压使等离子体加速，以便将其引至硅区域。剂量为1×1014至5×1016cm-2，例如1×1014cm-2。结果，硅区域的边缘部分64a、64b、64c和64d掺入了氮。
除去光致抗蚀剂掩模63a和63b以及其下的保护膜，以暴露出岛状硅膜，采用KrF受激准分子激光器(波长248nm，脉宽20nsec)照射，以使非晶硅结晶。XeCl受激分子激光器(波长308nm，脉宽50nsec)具备相同效果。
随后，采用溅射工艺或等离子体CVD工艺，形成厚度为1000至1500 的氧化硅膜65，并采用电子束蒸发淀积工艺或溅射工艺，形成厚度为1000 至3μm的铝膜(含1wt.%的Si或0.1-0.3wt.%Sc)。
采用公知的旋涂工艺，用光致抗蚀剂覆盖铝膜，并采用公知光刻工艺使光致抗蚀剂构图。随后，用磷酸蚀刻铝膜。按此方式，便形成了栅极和引线66a以66b。在栅极/引线上，掩模67a和67b留存下来未被除去。由于过度蚀刻，栅极/引线的侧面变成向光致抗蚀剂侧面内凹(图6(B))。
在此结构中，采用等离子体掺杂工艺，以光致抗蚀剂67a和67b作掩模，将杂质(磷)引入TFT的有源半导体层62a和62b，以形成N型源区68a和N型漏区68b。由于栅极66a相对于光致抗蚀剂67a向内偏置一距离X，所以栅极与源和漏区以如图所示的偏置关系(不重合置位)排列。可通过改变铝引线的蚀刻时间来改变距离X。X的优选值为0.3至5μm(图6(C))。
然后，除去光致抗蚀剂67a和67b，并采用KrF受激准分子激光器(波长248nm，脉宽20nsec)照射，以激活已引入活性层中的杂质离子(图6(D))。
最后，采用等离子体CVD工艺，在整个表面上形成厚度为2000 至1μm的氧化硅膜。在TFT的源区68a和漏区68b之上开设接触孔。在这些接触孔中及其上形成铝引线70a和70b，其厚度为2000 至1μm，例如5000 。当在铝引线下面形成诸如氮化钛膜的阻挡金属膜时，产品的可靠性可望进一步改善(图6(E))。
优选实施例5优选实施例1至3描述了制造TFT单个元件的工艺过程。按这些方法得到的TFT元件可集成化而制成薄膜半导体电路。在这种情况下，可仅将本发明有效地用于衬底上的特定电路，正如下面的优选实施例所描述的。例如，在液晶显示器单元中，此单元具有在一衬底上的有源矩阵电路和用于驱动此有源矩阵电路的周边电路，此优选实施例仅将本发明用于有源矩阵电路。
在有源矩阵电路中，由于维持电荷之需要，在TFT和源漏极之间以及在栅极和漏极之间均要求具有最小的漏电流。本发明的TFT满足了这种要求。
在这种情况下，可将杂质掺入有源矩阵电路的TFT的岛状半导体区域的边缘区，同时用诸如金属掩模的简单掩模覆盖此边缘区，此杂质具有与构成有源矩阵电路的TFT的源和漏区相反的导电类型。图7示出这种情况的一个例子，图7(A)示出一衬底801，其上设有一个有源矩阵电路73、用于驱动此有源矩阵的周边电路71和72、以及用于将有源矩阵电路与周边电路相连的引线75和76。有源矩阵73具有多个各具一TFT的象素74。在这种方框形式的集成电路中，周边电路71和72为一掩模77所覆盖。
当周边电路围绕有源矩阵电路设置时，掩模78以图7(B)中所示的方式布置。现在参照图8(A)至8(D)描述这种集成电路的制造工艺过程。图8(A)至8(D)仅示出正交于TFT的栅极的剖面(对应于图1中的B-B′剖视图)。
在衬底801上形成基底膜802，其厚度为1000至4000 ，例如2000 ，基底膜为单层的氧化硅、氮化硅或氮化铝或者这些材料的多层。在基底膜上淀积一层厚度为200至1500 (例如500 )的非晶硅膜和一层厚度为100到500 (例如200 )的氧化硅膜，后者作为保护膜。在550至650℃温度下对得到的非晶硅膜进行退火，以使之结晶。正如在优选实施例4中那样，形成抗蚀剂掩模805和806，并采用干法蚀刻工艺对非晶硅进行蚀刻。
结果，得到了如图8(A)所示的岛状硅区域803和804。呈锥形的边缘部分与优选实施例4中的情况相似。
下一步，以此抗蚀剂作掩模，将掺杂用的杂质引入涂敷的膜。在此例中，引入诸如磷的N型杂质，以使有源矩阵的TFT的源和漏区为P型的。采用等离子体掺杂工艺引入磷。以磷化氢(PH3)作掺杂气体，以20至60KV(例如20KV)的加速是电压加速等离子体，以将其引至硅区域。剂量为1×1014至5×1016cm-2，例如1×1015cm-2。在掺杂期间，金属掩模807覆盖住周边电路(对应于图中的区域803)，因此只有有源矩阵区域(对应于图中的区域804)是暴露的。结果，末被抗蚀剂覆盖或仅由薄抗蚀剂层覆盖的硅区域804的边缘部分808掺杂了磷。另一方面，由金属掩模覆盖的硅区域803基本上未掺杂(图8(A))。
此后，除去光致抗蚀剂掩模805和806以及掩模下的保护膜。接着采用溅射工艺或等离子体CVD工艺，形成厚度为1000至1500 的氧化硅膜809，并采用电子束蒸发淀积工艺或溅射工艺连续地形成厚度为1000 至3μm的铝膜(含1wt.%的Si或0.1-0.3wt.%的Sc)。在形成氧化硅膜809之前，采用诸如激光的强光照射，以促进结晶，所述激光器可以是比如KrF受激准分子激光器或XeCl受激准分子激光器。
蚀刻铝，所得到的铝引线由象优选实施例2中那样形成的阳极氧化层围绕，以便形成栅极/引线810、811和812(图8(B))。
从此状态开始，采用等离子体掺杂工艺将P型杂质硼和N型杂质磷引入TFT的有源半导体层803和804。随后，用KrF受激准分子激光器(波长248nm，脉宽20nsec)照射，以激活所引入的杂质离子。结果，形成了N型杂质区813和814，以及P型杂质区815至818。作为处理结果，己引入磷离子的区域808变成P型区819和820。不过，磷的存在使这些呈现出比其它源和漏区更弱的P型导电(图8(C))。
最后，采用等离子体CVD工艺以氧化硅膜覆盖整个表面，作为层间绝缘层821，其厚度为2000 至1μm。随后，采用溅射工艺淀积ITO(锢锡氧化物)膜，其厚度为500至1000 ，例如800 ，此ITO膜随后经粉末蚀刻工艺处理而形成象素电极822。
在TFT的源和漏区上开设接触孔，并由铝和氮化钛的多层在这些孔中及其上制备引线823至827。按此方式，可形成具有有源矩阵电路和用于驱动此有源矩阵的周边电路的半导体集成电路(图8(D))。
本发明可提高薄膜半导体器件的产额，并且也使得有可能改善其可靠性以及获得器件最大可能的运作。根据本发明的薄膜半导体器件具有的优点包括低漏电流，尤其是栅极与漏极之间和栅模与源极之间的漏电流，以及维持高的栅极电压的能力。因此，根据本发明的薄膜半导体器件非常适于用作液晶显示器的有源矩阵电路中的象素控制用晶体管。
这里采用N沟道型TFT的例子对本发明进行了描述。不过，本发明当然也可相似地用于P沟道型TFT和互补型电路，后者包含在同衬底上的N沟道型和P沟道型TFT。进一步，本发明不仅可用于优选实施例中所示的简单结构的TFT，而且可用于(例如)日本专利申请公开NO.5-256567中所示的那种结构的TFT，其中源/漏区均含硅化物。本发明的详细描述集中于TFT。不过，本发明当然可以其它方式用于其它电路元件，例如，在单一岛状半导体区域中具有一个以上栅极的薄膜集成电路、叠栅型TFT、二极管、三极管和电容器。再者，如优选实施例5中所示，将本发明用于薄膜集成电路的特定部分的薄膜元件，使得有可能制造可最佳地利用分立元件的特性的电路。因此，本发明具有工业价值。
权利要求
1.一种半导体器件，包括一岛状半导体区域，它设置于衬底的绝缘表面上并包含源和漏区；和一栅极，它横越所述半导体区域，其中，所述半导体区域包括一周缘部分，此部分具有与所述源和漏区相反的导电类型并在所述半导体区域的边缘部分位于所说栅极之下。
2.根据权利要求1的器件，其中，所述半导体区域具有锥形边缘。
3.根据权利要求1的器件，其中，所述周缘部分具有0.05至5μm的宽度。
4.根据权利要求1的器件，其中，所述周缘部分包含从氧、碳和氮组成的组中选出的至少一种元素。
5.根据权利要求1的器件，其中，所述周缘部分含有P型和N型杂质中的一种，杂质浓度为1×1015至3×1018cm-3。
6.一种制造半导体器件的方法，包括下列步骤形成岛状半导体区域;至少在所述半导体区域的周缘的一部分中选择性在引入具有一种导电类型的杂质;横越所述半导体区域至所述部分形成栅极;和以所述栅极作掩模，通过采用自对准方式将导电类型与所述的一种导电类型相反的杂质引入所述半导体区域，在所述半导体区域形成源和漏极。
7.根据权利要求6和方法，其中，在所述源和漏区形成步骤中进行的所述杂质的引入是按比引入具有所述的一种导电类型的所述杂质时更高的剂量进行的。
8.一种制造半导体器件的方法，包括下列步骤在衬底上形成岛状半导体区域，此区域包含基本上为非晶态的半导体材料;将导电类型与所述半导体器件的源和漏区相反的杂质引入所述半导体区域的周缘区;通过以光照射所述半导体区域，使所述半导体区域再结晶;和形成横越所述半导体区域的栅极。
9.根据权利要求8的方法，其中，所述光为激光或与激光等效的光。
10.根据权利要求8的方法，其中，所述衬底被加热至200至450℃的温度。
11.一种制造半导体器件的方法，包括下列步骤在非单晶半导体膜的表面上直接或间接地形成掩模材料;采用光刻工艺使所述掩模材料构图，形成岛状区域;采用干法蚀刻工艺或湿法蚀刻工艺，按照已构图的掩模材料蚀刻所述半导体膜成岛状;按照在所述半导体膜上设置的已构图的掩模材料，以N型或P型杂质的加速离子照射所述半导体膜;和形成横越所述半导体膜的栅极。
12.根据权利要求11的方法，其中，所述半导体膜具有锥形边缘。
13.根据权利要求12的方法，进一步包括将由氧、碳和氮组成的组中选出的至少一种元素引入所述半导体膜中与由所述照射步骤引入的N型或P型杂质大致相同的区域中的步骤。
14.根据权利要求13的方法，其中，所述引入步骤是在所述照射步骤之前或之后或与之同时进行的。
15.一种半导体集成电路，包括设在衬底上的有源矩阵电路;和设在所述衬底上用于驱动所述有源矩阵电路的电路，其中，所述有源矩阵电路的晶体管的半导体膜包括源和漏区以及边缘部分，此边缘部分包含与所述源和漏区的导电类型相反的杂质，而所述晶体管包含横越所述边缘部分的栅极。
16.根据权利要求15的电路，其中，所述半导体膜具有锥形边缘。
17.根据权利要求15的电路，其中，所述边缘部分具有0.05至5μm的宽度。
18.根据权利要15的电路，其中，所述边缘部分包含从氧、碳和氮组成的组中选出的至少一种元素。
19.一种晶体管，包括一岛状半导体区域;和一横越所述半导体区域的栅极，其中，所述半导体区域包括杂质区和位于所述栅极之下的一个区域，此区域介于所述半导体区域的周缘部分的所述杂质区之间并具有与所述杂质相反的导电类型。
20.根据权利要求19的晶体管，其中，所述半导体区域具有锥形边缘。
全文摘要
本发明的目的是要改善薄膜晶体管的栅极/引线与薄膜半导体区域(有源层)之间的绝缘可靠性，以及改善晶体管的特性。通过将具有与杂质区(源和漏区)的导电类型相反的导电类型的杂质引入薄膜半导体区域的边缘部分，尤其是此边缘部分的横置于栅极之下的部分，降低了源和漏极之间的电流泄漏。
文档编号H01L27/02GK1098227SQ94104088
公开日1995年2月1日 申请日期1994年3月5日 优先权日1993年3月5日
发明者竹村保彦, 须泽英臣 申请人:株式会社半导体能源研究所