专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及一种非易失性半导体存储器件，具体地是涉及悬浮栅型非易失性半导体存储器件。
图1(a)是显示常规的非易失性半导体存储器件的结构的平面图，图1(b)是放大的沿图1(a)中X-X’线取得的剖面图，以及图1(c)是放大的沿图1(a)中Y-Y’线取得的剖面图。
作为能够写入和擦除数据的非易失性半导体存储器件，电擦除可编程序只读存储器(快速存储器)(下文中称之为EOROM)迄今已被了解，它是一种场效应晶体管，其中第一栅绝缘薄膜设置在半导体基片表面形成在源和漏区之间的沟道区域上，以及通过第二栅极绝缘薄膜和悬浮栅电容性耦合的控制栅形成在第二栅绝缘薄膜上。
这种半导体存储器件根据以数据“0”和“1”的形式表示的悬浮栅电荷存储状态间的差别存储阈值电压间的差别。
如图1(a)，1(b)和1(c)所示，源区和漏区1和2形成在P-型半导体基片7上，以及第一绝缘薄膜8，悬浮栅51，第二绝缘薄膜9和控制栅5依次形成在沟道区域的上面，沟道区域形成在源区和漏区1和2之间。起场氧化物薄膜作用的第二绝缘薄膜9使元件和其他相邻的元件绝缘。被引进磷的多晶硅通常用作悬浮栅51。在这个实施例中，垂直方向上互相相邻的元件共用源区和漏区1和2，如图1(a)所示，这些元件还用源区和漏区1和2作为导线。第四绝缘薄膜13使源区和漏区1和2与悬浮栅51分开。
为了增加这种悬浮栅型非易失性半导体存储器件的集成密度，就要减少悬浮栅的栅长度和存储单元间的间隔。此外，为了达到这个目，用缩小投影曝光设备执行曝光来形成悬浮栅。
即便是用上面提及的缩小投影曝光设备执行曝光，但因为缘于缩小投影曝光设备的分辨率的固有限制，在减小悬浮栅的栅长和存储单元间的间隔上存在着限制，所以在增加悬浮栅型非易失性半导体存储单元的集成密度上也存在限制。因此，存在着由这样的缩小投影曝光设备的分辨率的限制决定的最小的尺度。
沿着垂直于连接源区和漏区的轴线的方向相邻的存储单元由决定于这个最小尺度的距离互相分隔。为了表示数据的“0，，和“ 1”两个状态，存储单元的宽度和存储单元之间的分隔区域的宽度就是必须的，并且两者中的每一个都必须大于最小尺度。因为这个原因，当沿着垂直于连接源区和漏区的轴线的线看时，表示数据的“0”和“1”两状态的存储结构就复盖了两倍最小尺度的宽度。
自从应用上述存储结构以来，存储器件的集成密度一直受到制造工艺决定的最小尺度的限制，所以就不可能响应更高的集成密度的需要。
本发明的目的是提供一种具有能减少由上述两状态占有的面积并能增加半导体存储器件的集成密度的结构的非易失性半导体存储器件。
非易失性半导体存储器件包括含有P型主表面的半导体基片；在半导体基片的主表面上形成的N型源区和漏区；在源区和漏区之间形成的沟道区；以及在沟道区上依次形成的第一绝缘薄膜，悬浮栅，第二绝缘薄膜和控制栅。为了解决上述课题，在这样的非易失性半导体存储器件中的改进之处是，悬浮栅由第一和第二悬浮栅组成；第一和第二悬浮栅的下表面和第一绝缘薄膜接触；以及第一和第二悬浮栅的上表面和第二绝缘薄膜接触。
此外，还应该希望得到，为了在电气上隔离第一和第二悬浮栅就要生成第三绝缘薄膜，而且因为生成了第三绝缘薄膜，所以形成在位于第一和第二悬浮栅下的半导体基片的每个表面上的每个沟道就能够电气连接在源和漏区之间。
为了达到上述目的，在本发明的非易失性半导体存储器件中，一个存储单元包括二个悬浮栅以及一个控制栅控制这两个悬浮栅。根据存储电荷的存在两个悬浮栅能分别表示两个状态，所以一个存储单元就有表示四个状态的功能。两个悬浮栅由绝缘薄膜分隔，并且根据制造工艺条件决定的最小尺度用充分薄的绝缘薄膜作为此绝缘分隔两个悬浮栅的绝缘薄膜。因为控制栅的宽度和相邻存储单元间的间隔可以减小到该最小尺度，一个存储单元就复盖了两倍最小尺度的面积。这个事实证实本发明的非易失性半导体存储单元复盖了两倍最小尺度的面积而存储了四种数值。这样，和传统的存储单元比较，本发明的非易失性半导体存储单元最大可以得到双倍的集成密度。
在本发明的非易失性半导体存储器件中，两悬浮栅中的每个都能根据每个悬浮栅中存储电荷的存在表示两个状态。为了达到一个控制栅能控制两个悬浮栅，一个存储单元能存储四个状态，并且该四个状态能够读出，本发明的非易失性半导体存储器件采用了以下的结构和工作方法。
用沟道热电子方法执行数据取出。在这个方法里，当正电压加到漏区或是源区以及栅极上时，在漏区或源区的附近产生一个高电场的区域。在这个区域中被加速的电子当中，那些得到充分的能量的电子(热电子)越过隧道薄膜的势垒，并且被注入到悬浮栅。为了在漏区或源区附近产生高电场以及高效率地把热电子注入到悬浮栅，就要形成杂质浓度高于其他沟道区域的P+型区域。
在本发明的非易失性半导体存储器件中，写操作要求必须彼此独立地执行把电荷注入到第一和第二悬浮栅中去的过程。因为这个原因，在第一悬浮栅下面沟道区和漏区接触的区域里，在第二悬浮栅下面沟道区和源区接触的区域里也一样，形成一个杂质浓度高于沟道区的区域。当电子被注入到第一悬浮栅时，正电压施加到控制栅和漏区并且源区接地。在这个时间，因为在第一悬浮栅下靠近漏区形成了P+区，所以高效率地产生热电子，大量的电子注入到第一悬浮栅。另一方面，在第二悬浮栅下靠近漏区不存在P+区，热电子的产生效率低，所以电子不被注入到该悬浮栅。这样，电子就仅被注入到第一悬浮栅。与此相似，为了把电子仅注入第二悬浮栅，就必须是正电压加到栅极和源区，并且漏区接地，高能量的电子产生于第二悬浮栅中P+区域存在的区域。
在读出存储内容时，正电压加到栅极和漏区，测量漏区和源区间流过的电流。然后，测量到的电流量被判断为写入的数据。
当电荷、例如电子被注入到第一悬浮栅时，流过第一悬浮栅下的沟道(沟道1)的电流量叫作I1H，当没有电荷注入该栅时，流过沟道1的电流叫作I1L。
当电荷被注入到第二悬浮栅，流过第二悬浮栅下的沟道(沟道2)的电流叫作I2H，当没有电流注入该栅时，流过沟道2的电流叫作I2L。
在数据读操作中流过全部沟道的电流的量是各个电流量的总和，就是流过沟道1和沟道2的每个电流之和。电流量可以是注入到第一和第二悬浮栅的电荷存在的组合决定的下面四个值。具体地说，存在四种总电流量I1H＋I2H，I1L＋I2H，I1H＋I2L和I1L＋I2L。
然而，在这里，假定第一和第二悬浮栅1和2上面的部分的结构，即第二绝缘薄膜的厚度相等，假定第一和第二悬浮栅1和2下面的部分的结构，即第一绝缘薄膜的厚度，沟道1和2的宽度，沟道1和2的杂质浓度以及在沟道1和2中形成的P+的杂质浓度相等，以及假定电子注入第一和第二悬浮栅的条件，即写偏置条件和写入时间相等，则方程L1H＋I2H＝I1L＋I2L满足。在数据读出时在上述漏电流的四个值中，值I1L＋I2L和L1H＋I2H成为相等，并且在读出操作期间只有四种电流流动能够存在。为了解决这样的怪圈，联系到悬浮栅1和2，必须在上面提及的结构和写条件中找出至少一个值的差别来。
如上所述，本发明的悬浮栅型非易失性半导体存储器件包括在具有最小尺度的控制栅下的两个悬浮栅，就其电荷存储而论每个悬浮栅表示两个状态。这样，本发明的悬浮栅型非易失性半导体存储器件能达到两倍个传统的半导体存储器件的集成密度。
经过以下基于说明本发明的最佳实施例的实例的附图的叙述，本发明的上述内容和目的、特性和优点将变得更清晰明白。
图1(a)是用以说明传统的非易失性半导体存储器件的结构的平面图，图1(b)是取之于图1(a)的沿线X-X’的横截面，以及图1(c)是取之于图1(a)的沿Y-Y’线的横截图；图2(a)是用以说明本发明的非易失性半导体存储器件的实施例的结构的平面图，图2(b)是取之于图2(a)的沿X1-X1’线的剖面图，图2(c)是取之于图2(a)的沿X2-X2’线的剖面图，以及图2(d)是取之于沿图2(a)的沿Y-Y’线的剖面图；图3(a)和图3(b)是本实施例的结构的等效电路，图3(a)显示了在向第一悬浮栅注入电子的场合的偏置条件，以及图3(b)显示了在向第二悬浮栅注入电子的场合的偏置条件；图4(a)，图4(b)，和图4(c)是显示在控制栅上存储的电荷和通过每条沟道流动的电流之间的关系的图解，图4(a)是关于第一悬浮栅的图解，图4(b)是关于第二悬浮栅的图解，图4(c)是显示通过第一和第二悬浮栅下的沟道流动的全部电流和存储在第一和第二悬浮栅上的全部电子之间关系的图解；图5(a)至图7(j)为用以依次说明图1(a)的实施例的制造方法的每个步骤的平面图；图8(a)到图10(j)为用以依次说明图1(b)的实施例的制造方法的每个步骤的横截面图；图11(a)到图13(j)为用以依次说明图1(c)的实施例的制造方法的每个步骤的横截面；图14(a)到图16(j)为用以依次说明图1(d)的实施例的制造方法的每个步骤的横截图；图17(a)是用以说明本发明的第二个实施例的结构的平面图，以及图17(b)是取之于图17(a)的沿Y-Y’线的横截图；图18(a)和图18(b)为显示在控制栅上存储的电荷和通过每条沟道流动的电流之间的关系的图解，图18(a)是关于第一悬浮栅的图解，图18(b)是关于第二悬浮栅的图解。
下面将通过参考附图对本发明的实施例进行叙述。
参见图2(a)，源1和漏2设置成和控制栅5垂直。纵向平行设置的存储单元共用源1和漏2。漏1和漏2就起了把源1和漏2和纵向平行设置的相邻的存储单元的另外的源1和源2连接起来的导线的作用。
参见图2(b)，第一绝缘薄膜，第一悬浮栅3，第二绝缘薄膜9和控制栅5形成在P型半导体基片的沟道区域的上面。第三绝缘薄膜13存在于源1和漏2的表面上，并且把控制栅与源1和漏2电气分隔开来。第一悬浮栅3的下面沟道1a和漏2接触的位置处形成P+区10。
图2(c)显示的存储单元除了形成在第一绝缘薄膜上的第二悬浮栅4和形成在第二悬浮栅4下第二沟道和源1接触的位置处的P+区11外，和图2(b)的元件有基本相同的结构。
参见图3(a)和3(b)，图中说明了本发明的结构的等效电路，其中，两个含有一个悬浮栅的非易失性存储器件的源、漏和控制栅关联连接。实施例的工作条件将用该等效电路来叙述。
首先叙述写操作。在本发明的存储器件中，一个存储单元通过应用注入到第一悬浮栅3的电子的存在和注入到第二悬浮栅4的电子的存在的组合表示关于数据存储器的四个状态。向每个悬浮栅的电子注入是依次进行的、不是在同一时间。
图3(a)显示了电子注入第一悬浮栅3的偏置条件。已知当使漏电压几乎是两倍栅电压时就能高效率地产生热电子。根据这个事实，例如，5V的电压施加到漏，2.5V的电压施加到栅，并且源接地。在这时，在第一悬浮栅下面漏和P+区接触的位置处产生了强电场区域，大量的热电子产生。带有足以超过第一绝缘薄膜的能量势垒的充分能量的电子注入到第一悬浮栅。因为在第二悬浮栅下靠近漏2的地方缺少P+区域的存在，不产生强电场区域，所以电子不注入到第二悬浮栅。
图3(b)显示了电子注入第二悬浮栅的偏置条件。在此场合，强电场区域在第二悬浮栅下的P+区和源之间产生，所以电子仅被注入到第二悬浮栅。
把数据写进存储单元的操作是以这样的方式进行的，当数据写进第一悬浮栅以后执行数据写进第二悬浮栅的操作。具体地说，数据写操作执行两次从而表示四个状态的数据写入才实行完。这样，用于实行两次数据写进的时间就和传统的非易失性存储单元没有什么不同。此外，任何把电子注入到第一和第二悬浮栅都可以在其他的电子注入之前进行。
其次，叙述读出所写进的数据的操作。在读出操作中，正电压加到栅和漏上，并且根据通过漏流动的电流判断写进的数据的状态。例如大约1V那样低的电压用作漏电压。所以在读出操作期间电子不会注入到悬浮栅中去。当存储单元的每个终端的偏置都固定时，注入到第一悬浮栅的电子和通过在第一悬浮栅下的第一沟道流动的漏电流之间的关系在图4(a)中示出，以及注入到第二悬浮栅的电子和通过在第二悬浮栅下的第二沟道流动的漏电流之间的关系在图4(b)中示出。在此场合下，控制栅的电压设在3V；漏电压1V；源电压和基片电压为地电压。图4(a)显示了存储在第一悬浮栅中的电子数量和通过第一悬浮栅下的沟道流动的电流之间的关系。当该测量工作进行时，充分数量的电子注入到第二悬浮栅去为的是要没有电流流过带有用于测量工作的栅电压的第二悬浮栅下的沟道。图4(b)显示了存储在第二悬浮栅下的沟道流动的电流之间的关系。当该测量工作进行时，充分数量的电子注入到第一悬浮栅去为的是要没有电流流过带有用于测量工作的栅电压的第一悬浮栅下的沟道。
在擦除状态在悬浮栅中的注入的电子数量不总是零。假设在数据擦除和数据写入时第一悬浮栅中存储的电子的数量分别称作Q1L和Q1H，此外，假设在数据擦除和数据写入时第二悬浮栅中存储的电子的数量分别称作Q2L和Q2H。而且假设和存储的电子的数量Q1L、Q1H，Q2L和Q2H对应的漏电流称作I1L、I1H，I2L和I2H。当读出电压被施加时，根据在第一和第二悬浮栅中存储电子的存在漏电流能有四种数值。然而，依据存储器件的结构和注入电子的数量的组合，如果等式I1L＝L2L以及I1H＝I2H成立，则方程式I1L＋I2H＝I1H＋I2L满足。这样，漏电流仅有三种数值。所以就需要调整存储器件的结构或注入电子的数量，为的是不等式I1L≠L2L和I1H≠I2H中至少要有一个不等式成立。存储在每个悬浮栅中的电子的数量和流过所有的沟道的电流之间的关系的实例在图4(c)中示出。
在此时，如果数值I1L、I1H，I2L和I2H这样设定，使I1L＋I2L，I1H＋I2L，I1L＋I2H和I1H＋I2H在有规律的范围内，状态的辨别就非常容易。例如，通常选择电子的数量Q1L、Q2L、Q1H和Q2H，使比例等式I1L∶I2L∶I1H∶I2H＝2∶2∶0∶1满足，在四种状态的每一种状态中流过的电流的比例就在有规律的范围内，即(I1L＋I2L)(I1L＋I2H)(I1H＋I2L)(I1H＋I2H)＝4∶3∶2∶1。应用读出放大器辨别四个状态是很容易的。
擦除操作根据下述步骤实行。具体地例如，高负电压施加到控制栅，以及半导体基片置于地电位。这样，应用Fuoler-Nordheim电流机制存储在第一和第二悬浮栅中的电子通过第一绝缘薄膜被抽吸到半导体基片。
其后，参考图5(a)到图16(j)，本发明的第一个实施例的半导体存储器件的制造方法将在下面叙述。
首先如图5(a)，图8(a)，图11(a)和图14(a)所示，用已知的局部硅氧化(LOCOS)的方法在定位于P型半导体基片7的表面的元件隔离区域生成例如为400毫微米厚的元件隔离薄膜6。然后如图5(b)，图8(b)，图11(b)，图14(b)所示，在结果的结构的全部表面上生成氮化硅薄膜。其后，用已知的技术将形成沟道的区域以外的氮化硅薄膜除去，于是氮化硅薄膜掩膜20就形成了。接着，从氮化硅薄膜掩膜20的上面向基片注入N型杂质例如砷形成N型杂质区域41。然后，通过氮气氛下的热处理激活杂质，这样源1和漏2就形成了。
接着如图5(c)，图8(c)，图11(c)和图14(c)所示，源1和漏2的表面在例如干燥氧的气氛下热氧化，由此生成了例如100毫微米厚的第四绝缘薄膜13。然后用抗蚀剂掩膜21为掩膜，通过已知的离子注入的方法，在第二悬浮栅4下靠近漏2的地方有选择地引进P型杂质例如硼。
其后，如图5(d)，图8(d)，图22(d)和图14(d)所示，用抗蚀剂掩膜22为掩膜，通过已知的离子注入的方法，在第二悬浮栅下靠近漏的地方有选择地引进P型杂质例如硼。
然后，如图6(e)、图9(e)，图12(e)和图15(e)所示，用化学气相生长的方法，在结果结构的全部表面上在650摄氏度的温度下生长多晶硅薄膜24。接着，为减小多晶硅薄膜24的电阻率，例如用离子注入的方法以5×1015cm-2的浓度引进磷。其后，用抗蚀剂掩膜为掩膜，通过各向同性的刻蚀方法部分地除去多晶硅薄膜24。多晶硅薄膜24留下的区域有垂直于源1和漏2延伸的带状，如同图6(e)所示，以及该区域的最上面的部分定位于相邻的元件的中心。具体地说，最后，形成第二悬浮栅4的区域被留下，同样在两个面向第二悬浮栅4的存储单元之间的分隔区域上的多晶硅薄膜24也被留下了。
然后，如图6(f)，图9(f)，图12(f)和图15(f)所示，抗蚀剂掩膜被除去。暴露的第一绝缘薄膜用氢氟酸及相似物一次性地除去，因为用除去多晶硅薄膜24的各向异性的刻蚀损坏第一绝缘薄膜以及该薄膜的可靠性降低是有可能的。再次用热氧化的方法生成8毫微米厚的氧化硅薄膜，以及它被用作定位于第二悬浮栅下的第一绝缘薄膜8。在此同时，多晶硅薄膜24的表面也被氧化，所以生成了第三绝缘薄膜12。因为多晶硅薄膜的氧化速度要大于硅单晶，所以第三绝缘薄膜要比第一绝缘薄膜厚。因此第一和第二悬浮栅3和4在存储器件的工作条件的范围内能充分地互相电气隔离。
第三绝缘薄膜12的厚度很大程度上取决于多晶硅薄膜的生长条件以及被引进的杂质数量。根据本实施例的条件，例如生成至少25毫微米厚的氧化硅薄膜来作为第三绝缘薄膜。
接着，如图6(g)，图9(g)，图12(g)和图15(g)所示，用化学气相生长的方法在结果结构的全部表面生长多晶硅薄膜以后，用各向同性的刻蚀把多晶硅薄膜往回刻蚀掉。因此把多晶硅薄膜26埋进了多晶硅薄膜之间的部分。然后为了减小多晶硅薄膜26的电阻率，当通过热氧化的方法氧化多晶硅薄膜26的表面以后，例如用离子注入的方法引进磷。
然后，如图6(h)，图9(h)，图12(h)和图15(h)所示，在多晶硅薄膜24和26的表面上形成掩膜。在元件分隔薄膜上的多晶硅薄膜24和26以及在第四绝缘薄膜上的多晶硅薄膜24和26用各向异性的刻蚀方法部分除去。
其后，如图7(i)，图10(i)，图13(i)和图16(i)所示，用例如化学气相生长的方法在结果结构的全部表面上生长一合成的薄膜作为第二绝缘薄膜9，该薄膜由8毫微米厚的氮化硅薄膜和8毫微米厚的氧化硅薄膜构成。然后用化学气相生长的方法生长例如为200毫微米厚的多晶硅薄膜28作为控制栅。接着，为减小多晶硅薄膜28的电阻率，多晶硅薄膜28在氯氧化磷的空气和850摄氏度的温度下经受一次热处理，所以磷就被引进该氮化硅薄膜。
接着，如图7(j)，图10(j)，图13(j)和图16(j)所示，用抗蚀剂29为掩膜，通过各向异性的刻蚀，三层多晶硅薄膜24，26和28经过一次工艺处理以便具有希望的形状因此就形成了第一和第二悬浮栅3和4以及控制栅5。这样，图2显示的结构就得到。
图17(a)是说明本发明的第二个实施例的结构的平面图，以及图17(b)是取之于图17(a)沿Y-Y’线的剖面图。
图18(a)和图18(b)为显示在控制栅上存储的电子和通过每条沟道流动的电流之间的关系的图解说明，图18(a)是关于第一悬浮栅的图解说明，图18(b)是关于第二悬浮栅的图解说明。
如图18(a)和17(b)所示，本发明的第二个实施例的结构在第一和第二悬浮栅3和4的宽度上有所不同。
图18(a)和18(b)显示了本发明的第二个实施例的工作时的实例。具体地说，图18(a)显示了在读操作中存储在第一悬浮栅上的电子的表面密度和通过第一悬浮栅上的沟道流动的电流之间的关系。图18(b)显示了在读操作中存储在第二悬浮栅上的电子的表面密度和通过第二悬浮栅下的沟道流动的电流之间的关系。因为第一和第二悬浮栅的宽度上有差别，通过沟道流过的电流的数量也互相不同。另一方面，在写操作中，当电子分别注入到第一和第二悬浮栅中时，如果应用相同的偏置条件和相同的写入时间，则具有相同的表面密度的电子就能被注入到第一和第二悬浮栅中。所以，该实施例就有这样的优点，即使写入数据时用了相同的条件，但在表示四种状态时也不需要考虑向第一和第二悬浮栅的写入条件这个因素。在此时，如同图18(a)和图18(b)所示，如果I1L∶I2L∶I1H∶I2H＝2∶1∶0∶0满足，则在四种状态中的每一种状态中流过的电流的比例就在有规律的范围内，如下面的比例式显示(I1L＋I2L)∶(I1L＋I2H)∶(I1H＋I2L)∶(I1H＋I2H)＝3∶2∶1∶0。这样，就能通过读出放大器来辨别四种状态。
如上所述，本发明能够提供一种非易失性半导体存储器件，该器件中每个存储单元包括两个在一个控制栅上的具有最小尺度的悬浮栅，以及每个悬浮栅都能表示两个状态。在本发明的非易失性半导体存储器件中，因为采用了用一个存储单元能表示四种状态的结构，和传统的非易失性半导体存储器件相比集成密度能够得到提高。
然而很显然，虽然在上述叙述中列出了本发明的特征和优点，但公开的内容仅是说明性的，以及在附加的权利要求书的范围内，在各元件的安排上可以作出改变。
权利要求
1.非易失性半导体存储器件包括含有P型主表面的半导体基片(7)，形成在所述主表面上的N型的漏区(2)和源区(1)，形成在所述漏区和所述源区之间的沟道，以及依次形成在所述沟道区上的第一绝缘薄膜(8)，悬浮栅(3，4)，第二绝缘薄膜(9)，和控制栅(5)，其特征在于所述悬浮栅由第一悬浮栅(3)和第二悬浮栅(4)构成，所述第一和第二悬浮栅的下表面和所述第一绝缘薄膜(8)接触，以及所述第一和第二悬浮栅的上表面和所述第二绝缘薄膜(9)接触。
2.根据权利要求1的非易失性半导体存储器件，其特征在于为了使所述第一悬浮栅(3)和所述第二悬浮栅(4)电气隔离，生成第三绝缘薄膜12。
3.根据权利要求1或2的非易失性半导体存储器件，其特征在于生成所述第三绝缘薄膜(12)，是为了每个第一和第二沟道都能够使所述漏区(2)和所述源区(1)电气导通，所述第一沟道形成在所述第一悬浮栅(3)下的所述半导体基片(7)的表面以及所述第二沟道形成在所述第二悬浮栅(4)下的所述半导体基片(7)的表面。
全文摘要
本发明的目的是要提供一种能够通过提高用一个存储单元表示的状态的数目来提高存储单元的集成密度的非易失性半导体存储器件。本发明的非易失性半导体存储器件具有这样的结构在一个有最小尺度的控制栅(5)下设置两个悬浮栅(3，4)，两个悬浮栅中的每一个都能根据存储电荷的存在表示两个数值，因此一个存储单元能表示四个数值。
文档编号H01L21/336GK1155761SQ9612264
公开日1997年7月30日 申请日期1996年10月16日 优先权日1995年10月16日
发明者築地优 申请人:日本电气株式会社