专利名称：三重阱结构的半导体集成电路的制造方法
技术领域：
本发明涉及三重阱结构的半导体集成电路的制造方法。
以往，在DRAM和SRAM等半导体集成电路中强烈要求低消耗功率化，低电源电压化是一种很好的方法。但是，由于从外部供给的外部电源电压Vext规格固定，因而不能充分自由地设定这种低电源电压。所以不能很好地进行使外部电源电压Vext不加改变地仅仅设定芯片内部使用的较低的内部电源电压Vint。
在CMOS构成的半导体集成电路中，在使用外部电源电压Vext和内部电源电压Vint两种电源电压的情况下，N阱必须有两种。就是说，必须有设定外部电源电压Vext的N阱和设定内部电源电压Vint的N阱。作为实现它的阱结构，例如如
图16所示，其为一种使用P型硅衬底101，在其表面上形成N阱103、105的阱结构。
在DRAM和SRAM等半导体集成电路中存在采用这种阱结构的问题。下面以DRAM为例说明该问题。
图17是DRAM存储单元的等效电路图。图中，存储单元由一个电容器150和一个NMOS 151构成。在NMOS 151的栅极上连接字线152，在源、漏的一方连接位线153，而另一方连接存储单元电容器150。再有，在存储单元电容器150上积蓄电荷的状态为保持信息状态。
在存取存储单元时升高字线152的电位，使NMOS 151导通。在这种状态下，接通位线153，进行存储单元电容器150上信息的写入/读出。以上就是存储单元的工作原理。在DRAM中把这样的存储单元排列成阵列状。将这些存储单元阵列形成在P阱内。再有，在DRAM中除存储单元阵列部分外，还设有外围电路部分和输入输出电路部分。
如图16所示形成该DRAM的情况下，由于包括所有形成存储单元阵列的P阱102的P阱连通衬底后变为导通状态，所以会引起以下问题。
就是说，输入输出接线端上需要负电位的情况下，从与输入接线端连接的N+扩散层108向P阱104内放出电子，该电子通过衬底101到达存储单元部分113的P阱102，进入该阱内的n+扩散层110，这样会消除与其连接的存储单元电容器111的电荷。
此外，在外围电路部分的P阱中产生的电气噪声会传播至存储单元部分113的P阱102，存在受到不能正确地读出存储单元信息等不良影响的可能性。
此外，由于必须完全接通P阱的电位，所以出于软错误的对策和为了元件隔离区耐压的提高，把存储单元部分113的P阱102的电位设定为负，对于外围电路部分的P阱，为了防止闭锁就不能使接地电位不变。
作为解决以上问题的方法，例如在特开平9-55483号公报中披露了三重阱结构。下面，用图8说明这种三重阱结构现有技术的例子。图中，在N型硅衬底121中形成附加于N阱125、126和P阱122、123上的埋入的P型层124。而且，N阱125被P阱123和埋入的P型层124包围，与N型硅衬底121电绝缘。另外，在被埋入的P型层124包围的N阱125中施加内部电源电压Vint，而在未被埋入的P型层124包围的N阱126中施加外部电源电压Vext。对于P阱122、123来说，由于衬底为N型衬底，所以它们相互电绝缘。
该三重阱结构中，由于可以使用设定内部电源电压Vint的N阱125和设定外部电源电压Vext的N阱126的两种类型，所以P阱也相互电绝缘。因此，由于即使输入输出接线端上需要负电位，从与该接线端连接的n+扩散层中对P阱放出电子，该电子也被N型硅衬底121吸收，所以不能到达存储单元部分113的P阱122。因此，通过输入输出接线端需要负电位，就不用担心存储单元的信息被消去。
此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分的P阱电绝缘，所以外围电路部分中产生的电气噪声也不会传播至存储单元部分113，存储单元的信息也不会丢失。
此外，由于存储单元部分113的P阱112利用N型硅衬底121与外围电路部分和输入输出电路部分的P阱电绝缘，所以为了软错误对策和元件隔离区耐压提高，把存储单元部分113的P阱电位设定为负，相对于外围电路部分和输入输出电路部分的P阱可以使接地电位不变。
这样，由于三重阱结构中有很多优点，所以在DRAM和SRAM中使用三重阱结构的情况较多。
另一方面，对半导体集成电路要求低消耗功率化的同时还要求高速化。为了高速化，就要求使MOSFET的导通电流增大。栅极氧化膜的薄膜化可作为使导通电流增大的方法。但是，如果电源电压一定而仅使栅极氧化膜薄膜化，那么供给栅极氧化膜的电场变强，不能确保栅极氧化膜的可靠性。因此，为了使栅极氧化膜变薄，也必须降低电源电压。
但如上所述，即使可以下降芯片内部使用的内部电源电压Vint，但从外部供给的外部电源电压Vext由规格决定而不能任意地下降的情况较多。这种情况下，由于为了与电压高的外部电源电压Vext一致，就必须把栅极氧化膜的厚度设定得较厚，所以即使内部电路中内部电源电压Vint降低也要使用厚的栅极氧化膜，从而使导通电流小，阻碍高速化。
作为解决该问题的方法，特开平9-186244号公报中披露了一种方法。该方法的特征在于，在一个芯片内使用两种栅极氧化膜，按厚于内部电源电压Vint使用的内部电路的MOSFET的栅极氧化膜的厚度形成外部电源电压Vext使用的输入输出电路部分的MOSFET的栅极氧化膜厚度。由此，原样维持输入输出电路部分的MOSFET的栅极氧化膜的可靠性，仅较薄地形成内部电路的MOSFET的栅极氧化膜，可以使导通电流增大。
下面，参照图19说明该半导体集成电路的制造工序。
首先，通过热氧化在整个表面上形成氧化硅膜141。接着，如图19(a)所示，按照光刻法用抗蚀剂掩模145仅覆盖输入输出电路部分140。随后，有选择地腐蚀除去未被抗蚀剂掩模145覆盖区域的氧化硅膜141，再次对整个表面热氧化。于是，如图19(b)所示，在形成内部电路的区域142上形成薄的栅极氧化膜144，在输入输出电路部分140上形成厚的栅极氧化膜143。
但是，这种方法中存在增加工序数的问题。
就是说，在栅极氧化膜为单一膜的情况下，为了栅极氧化膜的形成仅进行一次热氧化就可以，但该方法中，为了栅极氧化膜143的形成，在进行热氧化后，必须追加一次掩模工序，腐蚀氧化膜，再次进行热氧化。这样，在两种栅极氧化膜厚度结构中，存在掩模工序变多，成本变高的缺点。
再有，在DRAM和SRAM等半导体集成电路中，即使外部电源电压Vext下降变得与内部电源电压Vint相同，在使用一种栅极氧化膜厚度的情况下，也不能使栅极氧化膜薄得符合内部电源电压Vint的要求。其理由是由于为了进行字线升压在连接字线的栅极上需要比内部电源电压Vint高的电压的缘故。
下面，以DRAM为例用图17说明字线升压。
如上所述的DRAM中，在存储单元电容器150中积蓄电荷保存信息。在存储单元电容器150上写入高电位时，预先使位线153为内部电源电压Vint，提高字线152的电位，使NMOS 153导通。于是，从位线153向存储单元电容器150送入电荷，使存储单元电容器150的电位变为高电位。
其中，在使字线152的电位仅上升至内部电源电压Vint的情况下，在存储单元电容器150上相对内部电源电压Vint仅写入NMOS 151的Vt部分的低电位。因此，字线152的电位相对内部电源电压Vint达到NMOS 151的Vt部分的高电位，在存储单元电容器150上可写入内部电源电压Vint的电位。这就是字线升压。如果进行字线升压，那么由于在连接字线的栅极上需要比内部电源电压Vint高的电压，所以为了确保栅极氧化膜的可靠性，必须较厚地形成与字线升压电压相应的栅极氧化膜。
因此，本发明的目的在于提供在不增加工序数的情况下，在一个芯片内能够形成两种栅极氧化膜厚的MOSFET的三重阱结构的半导体集成电路的制造方法。
本发明第一方面的三重阱结构的半导体集成电路的制造方法的特征在于，在氧化硅膜的腐蚀掩模中同时使用埋入的杂质层的离子注入掩模，利用该腐蚀在一片芯片上形成两种膜厚的栅极氧化膜。
本发明第二方面的三重阱结构的半导体集成电路的制造方法的特征在于，在N型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入P型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后，按照通常的半导体制造工序形成栅电极、源和漏扩散层。
上述抗蚀剂掩模的区域是在栅极上需要外部电源电压Vext的输入输出电路部分和DRAM中进行字线升压的存储单元部分。
此外，上述离子注入P型杂质的一部分N阱被P阱和埋入的P型层覆盖，与N型半导体衬底电绝缘。
本发明第三方面的三重阱结构的半导体集成电路的制造方法的特征在于，在P型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入N型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。
上述抗蚀剂掩模的区域是DRAM中进行字线升压的存储单元部分。
此外，上述离子注入N型杂质的一部分N阱被P阱和埋入的N型层覆盖，与P型半导体衬底电绝缘。
图1是表示本发明第一实施例的DRAM制造工序的图。
图2是表示本发明第一实施例的DRAM制造工序的图。
图3是表示本发明第一实施例的DRAM制造工序的图。
图4是表示本发明第一实施例的DRAM制造工序的图。
图5是表示本发明第一实施例的DRAM制造工序的图。
图6是表示本发明第一实施例的DRAM的阱结构的平面图。
图7是本发明第二实施例的高阻抗负荷型SRAM的存储单元电路图。
图8是本发明第二实施例的高阻抗负荷型SRAM的存储单元平面图。
图9是表示本发明第二实施例的高阻抗负荷型SRAM的制造工序的图。
图10是表示本发明第三实施例的DRAM制造工序的图。
图11是表示本发明第三实施例的DRAM制造工序的图。
图12是表示本发明第三实施例的DRAM制造工序的图。
图13是表示本发明第三实施例的DRAM制造工序的图。
图14是表示本发明第三实施例的DRAM制造工序的图。
图15是表示本发明第三实施例的DRAM的阱结构的平面图。
图16是常规的DRAM等效电路图。
图17是表示常规的DRAM存储单元的图。
图18是表示常规的三重阱结构的图。
图19是表示常规的半导体集成电路的制造工序的图。
下面，参照附图详细说明本发明的实施例。(Ⅰ)第一实施例图1～图5是表示本发明第一实施例的三重阱结构的DRAM制造工序的剖面图，图6是表示其阱结构的平面图。图6中为了容易解释而用斜线表示N阱形成区域。在未形成N阱的区域形成P阱。此外，图1～图5是图6的A-A’剖面。
如图5所示，本实施例的DRAM中，在N型硅衬底1内形成N阱11、13、15、P阱10、12、14、16，此外，在外围电路部分31中形成埋入的P型层17。此外，外围电路部分31的N阱13利用P阱12、14和埋入的P型层17与N型硅衬底1电绝缘。此外，栅极氧化膜厚度有两种，形成有埋入的P型层17的外围电路部分31的栅极氧化膜厚度6、7为55埃的膜厚度，未形成埋入的P型层17的存储单元部分30和输入输出电路部分32的栅极氧化膜5、8、9有70埃的膜厚度。
下面，说明本实施例的DRAM的制造工序。
首先，如图1所示，在N型硅衬底1表面上利用沟槽分离法形成元件隔离区2。接着，采用通常的抗蚀剂掩模和光刻法技术，在N阱形成区域11、13、15上按注入能量700keV、注入量2×1013cm-2离子注入磷离子，形成N阱，而在P阱形成区域10、12、14、16上按注入能量300keV、注入量2×1013cm-2离子注入硼离子，形成P阱。
N阱和P阱形成后，进行热氧化，在N型硅衬底1的表面上形成40埃的氧化硅膜33。接着，如图2所示，利用光刻法技术，用抗蚀剂掩模34覆盖存储单元部分30和输入输出电路部分32。再有，被该抗蚀剂掩模34覆盖的区域是图6中用虚线34表示的区域。用抗蚀剂掩模34覆盖存储单元部分30和输入输出电路部分32后，按注入能量1MeV、注入量1×1013cm-2离子注入硼离子。通过该离子注入，在未被抗蚀剂掩模34覆盖区域的衬底内部形成埋入的P型层17。埋入的P型层17形成后，如图3所示，利用氢氟酸腐蚀除去未被抗蚀剂掩模34覆盖区域的氧化硅膜33。随后，除去抗蚀剂掩模34。
除去抗蚀剂掩模34后，再次进行热氧化，如图4所示，在露出硅表面的区域上形成膜厚度55埃的栅极氧化膜35。此时，在表面上预先形成氧化硅膜33的区域中，有原来40埃的氧化硅膜，由于在其上还进行氧化，所以形成合计膜厚度70埃的栅极氧化膜36。栅极氧化膜35、36形成后，在整个表面上淀积含有1×1020cm-2左右磷离子的多晶硅37。再有，用多晶硅金属硅化物代替多晶硅，例如使用硅化钨的叠层膜也可以。
淀积多晶硅37后，如图5所示，通过光刻和干式腐蚀构图多晶硅37，形成栅电极25、26、27、28、29，按照通常的DRAM制造方法通过离子注入，在N型硅衬底1上形成作为源、漏和阱触点的n+扩散层和p+扩散层。此外，在存储单元部分30中形成存储单元电容器3。这样，制造出本第一实施例的DRAM。
由于本第一实施例的DRAM有三重阱结构，所以具有与以往相同的利用三重阱结构获得的优点。就是说，如图5所示，本实施例的DRAM中，外围电路部分31的N阱13被P阱12、14和埋入的P型层17覆盖，与输入输出电路部分32的N阱15电绝缘。因此，可分别供给外围电路部分31的N阱13的Vint和输入输出电路部分32的N阱15的外部电源电压Vext。本实施例中，Vint=2V,Vext=3.5V。
此外，由于本第一实施例的DRAM使用N型硅衬底1，所以外围电路部分31的P阱14、输入输出电路部分32的P阱16与存储单元部分30的P阱10完全电绝缘。由此，即使输入输出电路部分32的P阱16内的n+扩散层上需要负电位，在P阱16内放出电子，也会被N型硅衬底1吸收，对存储单元部分30不产生影响。此外，外围电路部分31和输入输出电路部分32的电气噪声也不会传给存储单元部分30的P阱10。而且，可以使存储单元部分30的P阱10的电位Vbb为-1V，外围电路部分31的P阱14、输入输出电路部分32的P阱16的电位为GND。
此外，本第一实施例的DRAM有两种栅极氧化膜厚度结构。假定内部电源电压Vint为2V，外部电源电压Vext和字线升压电压为3.5V。栅极上带有外部电源电压Vext或字线升压电压的存储单元部分30和输入输出电路部分32的栅极氧化膜5、8、9的膜厚度为70埃，变得厚于外围电路部分31的栅极氧化膜6、7的膜厚度55埃。如果在膜厚度70埃的栅极氧化膜上需要3.5V的电压，那么栅极氧化膜的电场达到455MeV/cm，而在该电场强度下可确保可靠性。另一方面，由于外围电路部分31的栅极氧化膜6、7的膜厚度达到比较薄的55埃，所以外围电路部分31的MOSFET的导通电流增加。
根据作为MOSFET的漏极电流的理论公式的渐近近似，导通电流与栅极氧化膜厚度的倒数成比例。因此，仅使用一种栅极氧化膜厚度，与外围电路部分31也采用与存储单元部分30和输入输出电路部分32相同膜厚70埃的栅极氧化膜厚度的情况相比，在采用55埃的栅极氧化膜厚度的本实施例中，外围电路的MOSFET的导通电流增加27％。其结果，使外围电路部分31的工作速度变快。再有，由于外围电路部分31的内部电源电压Vint为2V，所以在膜厚度55埃下可以充分确保栅极氧化膜的可靠性。
如上所述，第一实施例的三重阱结构的DRAM采用两种栅极氧化膜厚度，但在利用以往的三重阱结构的DRAM未增加掩模工序情况下实现了这两种厚度。这是因为把用于三重阱形成的离子注入掩模与用于形成两种栅极氧化膜的氧化硅膜33的腐蚀中使用的抗蚀剂掩模兼用的缘故。其结果，可以用低成本实现低消耗功率化和高速化。(Ⅱ)第二实施例下面说明第二实施例。
第二实施例适用于进行字线升压的高阻抗负荷型SRAM。
首先说明进行字线升压的高阻抗负荷型SRAM。
图7是高阻抗负荷型SRAM的存储单元的电路图。由驱动晶体管Tr1与高阻抗负荷R1构成的倒相器和驱动晶体管Tr2与由高阻抗负荷R2构成的倒相器组合成相互的输入成为对方的输出，利用两个节点P、Q的一方为高电位，另一方变为低电位保存信息。为了存取该信息，把存取晶体管Tr3、Tr4连接于节点P、Q上。利用使字线的电位变高，这些存取晶体管导通，一边把节点P、Q的电位读给位线R、S，一边相反地把位线R、S的电位读入节点P、Q。
其中，节点P上读入高电位的情况如下。
首先，使位线R为内部电源电压Vint，位线S为接地电位，然后提高字线电位Vw1。于是，存取晶体管Tr3、Tr4导通，节点P上写入高电位，节点Q上写入低电位。
但是，在字线Vw1仅提高至内部电源电压Vint的情况下，节点P上相对内部电源电压Vint仅写入存取晶体管Tr3的阈值电压Vt部分的低电位。在充分长的时间后，通过流过高阻抗R1的电流使节点P的电位变得更高。但是，由于这需要长时间，所以写入之后不能期待其效果。
如果节点上写入的电位低，那么存储单元的状态容易变得不稳定。在低于内部电源电压Vint的情况下特别显著。作为防止这种情况的方法是字线升压。就是说，使字线中的电压Vw1比内部电源电压Vint高，节点的电位可提高至内部电源电压Vint。如果采用这种方法，那么由于节点上写入内部电源电压Vint，所以使存储单元的状态变得稳定。在用低电压使这种高阻抗负荷型SRAM稳定地工作的情况下，必须采用字线升压。
其中，说明高阻抗负荷型SRAM的存储单元结构(参考Symp.OnVLSI Tech.Dig.,P.145的图1(a))。
图8是存储单元的平面图。图中，为了便于理解，用斜线表示栅电极层。如上所述，在存储单元内包括四个晶体管，其中两个存取晶体管Tr3、Tr4的栅极兼作字线。进行字线升压的SRAM中，由于字线上需要比内部电源电压Vint高的电压，所以两个存取晶体管Tr3、Tr4的栅极上需要比内部电源电压Vint高的电压。另一方面，两个驱动晶体管Tr1、Tr2的栅极上仅需要达到内部电源电压Vint。因此，在高阻抗负荷型SRAM存储单元中，为了确保可靠性，在必须使栅极氧化膜较厚的存储单元内的四个晶体管中，仅配有两个存取晶体管。
下面，参照图9说明第二实施例的高阻抗负荷型SRAM的制造工序。
图9(a)～(c)是表示图8的B-B’剖面的制造工序。再有，由于第二实施例与上述第一实施例的不同之处仅在存储单元部分，所以省略了外围电路部分和输入输出电路部分的说明。
首先，如图9(a)所示，在与第一实施例相同的N型半导体衬底1上形成沟槽元件隔离区2、N阱、P阱52，热氧化整个表面，形成40埃厚的氧化硅膜33。接着，用抗蚀剂掩模34掩模存取晶体管的栅极形成区域(图8中用虚线45包围的区域)。此时，与第一实施例同样，也用抗蚀剂掩模34掩模输入输出电路部分。而且，按注入能量1MeV、注入量1×1013cm-2离子注入硼离子，在衬底内部形成埋入的P型层17。再有，可在外围电路部分中形成该埋入的P型层17，以覆盖N阱，但在存储单元中仅作为P阱的一部分。
接着，腐蚀除去未被抗蚀剂掩模区域的氧化硅膜33。随后，除去抗蚀剂，如图9(b)所示，再次热氧化55埃的整个表面，形成与第一实施例相同的两种膜厚度的栅极氧化膜35、36。栅极氧化膜35厚度为55埃，而栅极氧化膜36厚度为70埃。之后，在整个表面上淀积栅极多晶硅。随后，构图栅极，经通常的工序变为图9(c)所示那样。本实施例中，在三重阱结构的高阻抗负荷型SRAM中，与第一实施例同样，在未追加掩模工序的情况下，形成两种栅极氧化膜厚度结构。(Ⅲ)第三实施例下面说明第三实施例。
第三实施例是采用P型硅衬底作为硅衬底的DRAM。
图15是表示第三实施例的阱结构的平面图，图10～图14是表示用图15中的C-C’剖面所示的本实施例的半导体集成电路的制造工序的剖面图。下面，说明第三实施例的DRAM制造工序。
首先，如图10所示，在P型硅衬底60的表面上形成沟槽元件隔离区2、N阱13、63、15、P阱10、14、64、16。接着，通过热氧化形成40埃的氧化硅膜33。然后，如图11所示，在图15所示的埋入的N型层掩模区域34上形成抗蚀剂掩模，在掩模该区域中按注入能量1.5MeV、注入量1×1013cm-2离子注入磷离子，形成埋入的N型层61、62。
接着，如图12所示，腐蚀除去未被抗蚀剂34掩模区域的氧化硅膜33。随后除去抗蚀剂掩模34。之后，如图13所示，重新进行55埃的热氧化。通过该热氧化在氧化硅膜33被除去的区域中形成55埃的栅极氧化膜35，而在氧化硅膜未被除去的区域中形成70埃的栅极氧化膜36。然后，淀积多晶硅37。
淀积多晶硅37后，如图14所示，构图与第一实施例相同的栅电极，形成n+扩散层和p+扩散层，形成存储单元电容器3。经上述工序，形成第三实施例的DRAM。
下面说明本第三实施例的效果。首先说明采用图14的三重阱的效果。本实施例中，存储单元部分30的P阱10和输入输出电路部分32及存储单元部分31的P阱14、16通过N阱13、63、15和埋入的N型层61、62被电绝缘。
因此，即使输入输出电路部分32的P阱16内的n+扩散层需要负电位，P阱16内放出电子，也会被包围的N阱15和埋入的N型层62吸收，对存储单元部分30不产生影响。此外，不必担心外围电路部分31和输入输出电路部分32的电气噪声传给存储单元部分30的P阱10使存储单元的信息被破坏。而且，可以使存储单元部分30的P阱10的电位Vbb为-1V，外围电路部分31的P阱14、输入输出电路部分32的P阱16的电位为GND。
下面，说明采用两种栅极氧化膜厚度的效果。
第三实施例中，假设Vint=2V，字线升压电压=3.5V。其中，在存储单元部分30的栅极上需要3.5V的字线升压电压，但由于栅极氧化膜厚度为70埃，所以栅极氧化膜的电场变为5MeV/cm2，可确保栅极氧化膜的可靠性。另一方面，在需要Vint=2V的栅极上，外围电路部分31中栅极氧化膜的膜厚度为55埃，比存储单元部分30薄，所以该部分的导通电流变大。与第一实施例的情况相同，与仅使用一种栅极氧化膜，即芯片内整个栅极氧化膜为70埃的情况相比，外围电路部分31的导通电流增加27％，使该部分的工作速度提高。
在添加以上部分的第三实施例中，使用P型硅衬底60。一般来说，P型硅衬底与N型硅衬底相比，单价更便宜。因此，与采用N型硅衬底的第一实施例相比，第三实施例中可实现更低的成本化。这样，第三实施例中，可以用低成本制造低消耗功率并且高速的三重阱结构的DRAM。
按照本发明的方法，在三重阱结构的半导体集成电路中，由于在不增加工序数的情况下，可以在一片芯片形成两种栅极氧化膜厚度的MOSFET，所以使低成本制造低消耗功率并且高速的三重阱结构的DRAM成为可能。
权利要求
1．三重阱结构的半导体集成电路的制造方法，其特征在于，在氧化硅膜的腐蚀掩模中同时使用埋入的杂质层的离子注入掩模，利用该腐蚀在一片芯片上形成两种膜厚的栅极氧化膜。
2．三重阱结构的半导体集成电路的制造方法，其特征在于，在N型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入P型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。
3．如权利要求2所述的三重阱结构的半导体集成电路的制造方法，其特征在于，所述抗蚀剂掩模的区域是需要外部电源电压的输入输出电路部分和DRAM中进行字线升压的存储单元部分。
4．如权利要求2或3中任一项所述的三重阱结构的半导体集成电路的制造方法，其特征在于，离子注入所述P型杂质的一部分N阱被P阱和埋入的P型层覆盖，与N型半导体衬底电绝缘。
5．三重阱结构的半导体集成电路的制造方法，其特征在于，在P型半导体衬底上形成N阱、P阱、元件隔离区后，通过热氧化在整个表面上形成氧化硅膜，接着用抗蚀剂掩模氧化硅膜的必要区域，随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入N型杂质，该离子注入后，腐蚀除去未被抗蚀剂覆盖区域的氧化硅膜，接着除去抗蚀剂，再次热氧化整个表面，在覆盖抗蚀剂的区域上形成厚的栅极氧化膜，在未覆盖的区域上形成薄的栅极氧化膜，随后按照通常的半导体制造工序形成栅电极、源和漏扩散层。
6．如权利要求5所述的三重阱结构的半导体集成电路的制造方法，其特征在于，所述抗蚀剂掩模区域是DRAM中进行字线升压的存储单元部分。
7．如权利要求5或6中任一项所述的三重阱结构的半导体集成电路的制造方法，其特征在于，离子注入所述N型杂质的一部分P阱被N阱和埋入的N型层覆盖，与P型半导体衬底电绝缘。
全文摘要
半导体集成电路的制造方法。在N型半导体衬底上形成N阱、P阱、元件隔离区后,通过热氧化在整个表面上形成氧化硅膜,用抗蚀剂掩模掩模氧化硅膜的必要区域,随后在N阱和P阱的底部按达到飞越距离程度的注入能量离子注入P型杂质,接着腐蚀除去未被抗蚀剂掩模覆盖区域的氧化硅膜,除去抗蚀剂,再次热氧化整个表面,在覆盖抗蚀剂的区域上形成厚的栅极氧化膜,在未覆盖区域上形成薄的栅极氧化膜,随后按常规工序形成栅电极、源和漏扩散层。
文档编号H01L27/092GK1228611SQ99102810
公开日1999年9月15日 申请日期1999年3月5日 优先权日1998年3月5日
发明者内田哲弥 申请人:日本电气株式会社