专利名称：半导体存储器件的制作方法
技术领域：
本发明主要涉及一种半导体存储器件，例如适用于高集成度和高容量的动态随机存取存储器，特别涉及一种具有这样的存储结构的半导体存储器件，在这种存储结构中，存储单元按照一晶体管/一电容器结构的折叠位线系统的存储单元排列模式进行排列。
最近，随着半导体制造领域的小型化的发展，半导体器的高集成度和高容量的迅速发展。
对于半导体存储器件的集成电路来说，这种具有一晶体管/一电容器结构的储存单元阵列的单元布局适于小型化的要求。
另外，折叠位线系统的单元布局模式已经被应用于单元布局以实现大面积和高速度。
另外，除了上述单元布局之外的各种单元布局也已经被提出。
在
图1中所示的常规存储单元结构中，存储单元按照已有的一晶体管/一电容器结构的1/2间距型折叠位线系统的单元布局图案进行分布。
在这种存储器结构中，多条位线102a放置在水平方向上，而多条字线101a放置在垂直方向上。因此，位线102a与字线101a相互交叉。
在这种结构下，多个器件区域图案100a设置在与位线平行的方向上。在这种情况下，每个器件区域图案100a形成一个矩形。
另外，每个器件区域图案100a在两端具有布线图案104a，并在中央部分具有布线图案103a。在这种情况下，电容接点106a设置在器件区域图案100a的每个布线图案104a中，而位接点105a设置在位线102a上的布线图案103a中。
在这种情况下，布线图案103a被构图并被设置为通过扩散层与位接点105a相接触。另外，布线图案104a被构图并被设置为通过扩散层与电容接点106a相接触。
在这种情况下，器件区域图案100a在与位线102a相平行的方向上每隔1/2间距交替分布。例如，分别具有宽度w1的器件区域图案110、111和112都按图1所示形成。
在图1所示的单元布局中，当考虑到器件区域图案110和相邻器件区域图案111、112和器件区域图案110之间的间距时，器件区域图案111与器件区域图案110最接近，而器件区域图案112与器件区域图案111相比更加远离器件区域图案110。
在此种情况下，器件区域图案110和111之间的距离等于间隔d，而器件区域图案110与112之间的距离等于间隔s。
间隔s明显地大于间隔d。当间隔d和间隔s相互比较时，间隔d变成要被形成和处理的最小距离。
相反，间隔s明显地比间隔d大，并且与该最小间隔相比具有余量。因此，不可避免在单元布局中发生浪费面积的情况。
为了解决上述问题，在日本专利特开平7-120714中提出了另外一种单元布局方案。
在此种单元布局中，可以通过减小在存储单元结构中的浪费区域而实现器件区域图案的高密度，以进一步提高器件区域图案的图案密度。
在图2中示出的另外一种常规存储单元结构中，单元按照现有的1/4间距型折叠位线系统的单元布局图案进行布局，以获得器件区域图案的高密度。
在这种存储结构中，多条位线102b放置在水平方向上，而多条字线101b放置在垂直方向上，这与图1中所示的结构相同。因此，位线102b与字线101b相互交叉。
在这种结构下，多个器件区域图案100b向位线102b倾斜。在这种情况下，每个器件区域图案100b形成一个矩形。因此，器件区域图案100b的两端都制为直角形，如图2所示。
另外，每个器件区域图案100b在两端具有布线图案104b，并在中央部分具有布线图案103b。在这种情况下，电容接点106b设置在器件区域图案100b的每个布线图案104b中，而位接点105b设置在器件区域图案100b中的位线102b上的布线图案103b中。
在这种情况下，布线图案103b被构图并被设置为通过扩散层与位接点105b相接触。另外，布线图案104b被构图并被设置为通过扩散层与电容接点106b相接触。
在这种情况下，器件区域图案100b根据位线102b每隔1/4间距交替分布。例如，分别具有宽度w2的器件区域图案113、114和115都按图2所示形成。
在图2所示的单元布局中，当考虑到器件区域图案113和相邻器件区域图案114、115和器件区域图案113之间的间距时，器件区域图案114与器件区域图案113最接近。
在此种情况下，器件区域图案113和114之间的距离等于间隔d，而器件区域图案113与115之间的距离等于间隔d′。间隔d′明显小于图1中所示的间隔s。因此，在图2所示的单元布局中的集成度增加。
在此种情况下，当图1和图2中所示的存储单元结构的单元布局相互比较时，假设其单元尺寸都相等。
在这种情况下，当1/4间距型的间隔d′等于1/2间距型的间隔d(即，d=d′)时，1/4间距型的每个器件区域图案113、114和115的宽度w2超过1/2间距型的每个器件区域图案110、111和112的宽度w1(即，w1＜w2)。
另一方面，当各器件区域图案的宽度都相等时(w1=w2)，1/4间距型的间隔d′超过1/2间距型的间隔d(即，d′＞d)。
另外，当各个器件区域图案的间隔和宽度在相等时，在1/4间距的单元布局中可以减小单元尺寸。
同时，日本专利特开平2-226763和特开平4-65872作为涉及半导体存储器件的其它常规技术，以供参考。
在具有1/4间距型的单元布局的存储结构的半导体存储器件的情况下，当考虑到用于与扩散层相连接的电容接点的布线图案时，扩散层具有与基于1/2间距型的单元结构的存储单元结构相同的最小间隔。
但是，当在这种结构中形成图案的过程中发生收缩和偏移的情况时，该电容接点的扩散层不能够充分形成。
因此，不可避免地增加扩散层的接触面积和电容接点的布线图案。结果，也增加了接触电阻。
因此，本发明的一个目的是提供一种半导体存储器件，它具有基于通过加宽间隔距离或电容接点之间间隔可以减小接触电阻的单元布局的存储器结构。
根据本发明，一种半导体存储器件利用现有的折叠位线系统。
在这种结构下，多条位线被放置于水平方向上，而多条字线放置于垂直方向，在这种情况下，位线与字线相互垂直相交。
另外，多个器件区域图案被设置为与位线和字线相交。
在此种情况下，相邻器件区域图案之间间隔距离等于第一间隔，而相邻器件区域图案的最接近部分之间的间隔距离等于第二间隔。
在这种情况下，每个器件区域图案与位线形成预定角度，使得第一间隔超过第二间隔。
另外，器件区域图案在两端具有第一布线图案，在中央部分具有第二布线图案。在这种情况下，电容接点分布在每个第一布线图案中，而位接点分布在第二布线图案中，在此，第一间隔对应于电容接点之间的垂直距离。
第一布线图案被构图并设置为通过第一扩散层与电容接点相接触，而第二布线图案被构图并被设置为通过第二扩散层与该位接点相接触。
在这种情况下，第二间隔超过预定最小分离间隔。
最好，每个器件区域图案的倾角不超过26度。
每个所述器件区域图案的倾角不超过13度则更好。
在这种情况下，器件区域图案基于位线按1/4间距的间隔交替分布。
更具体来说，每个器件区域图案与该位线倾斜形成预定角度，使得在本发明中第一间隔超过第二间隔，如上文所述。
因此，使得器件区域图案的高密度成为可能。
另外，当存储单元阵列的面积相等时，可以加宽器件区域图案的间隔距离。尤其是，电容接点之间的距离可以被加宽。因此，可以抑制接触电阻的增加，并且提高电子性能。
因此，与常规的1/4间距型单元布局相比，通过调整倾角使得电容接点之间的距离(间隔)被加宽。
结果，进一步提高电子特性，并增加掩膜分布的自由度。
图1为示出一种常规存储单元结构的平面图，其中单元图案按照1/2间距型折叠位线系统的单元布线图案进行分布；图2为示出另一种常规存储单元结构的平面图，其中单元图案按照1/4间距型折叠位线系统的单元布线图案进行分布；图3为示出根据本发明第一实施例的存储单元结构的平面图，其中单元图案按照折叠位线系统的单元布线图案进行分布；图4为示出在图3所示的存储单元结构中器件区域图案之间的倾角与间隔之间的关系；图5为图3中所示的存储单元布局沿着X-X线所截取的截面图；图6为示出根据本发明第二实施例的存储单元结构，其中单元图案按照折叠位线系统的单元布线图案进行分布；以及图7为示出根据本发明第三实施例的存储单元结构，其中单元图案按照折叠位线系统的单元布线图案进行分布。
第一实施例参见图3，下面对根据本发明的第一实施例的半导体存储器件进行描述。根据该第一实施例的半导体存储器件具有折叠位线系统的单元布局图案。
在这种存储结构中，多条位线3被放置于水平方向上，而多条字线2放置于垂直方向，这与图2中所示的相同。因此，位线3与字线2相交。
在这种结构中，多个器件区域图案1向位线3倾斜。在此种情况下，每个器件区域图案1形成矩形。在此，器件区域图案1的两端为直角形。
在此，请注意器件区域图案1以某个角度倾斜，在该角度下，相邻器件区域图案之间的间隔d1和d2超过最接近部分之间的分离间隔d3。
另外，每个器件区域图案1在两端具有布线图案5，在中央部分具有布线图案4。在这种情况下，电容接点7分布在器件区域图案1中的每个布线图案5中，而位接点6分布在器件区域图案1中的布线图案4中。
在这种情况下，布线图案4被构图并设置为通过一扩散层与位接点6相接触。另外，布线图案5被构图并被设置为通过扩散层与电容接点7相接触。
在此种情况下，器件区域图案1基于位线3按1/4间距的间隔交替分布。
也就是说，假设在这种存储单元结构中字线2和位线3的每个重复间距等于2F。在这种情况下，在折叠位线系统中可以实现具有8F2的面积的单元。
在这种情况下，通过将F值设为最小值可以获得可形成的最小单元的分布。
在图3所示的存储单元结构中，器件区域图案1向位线3倾斜。因此，相邻器件区域图案1之间的间隔d1超过距离F。
另外，在器件区域图案1中，布线图案5与图3中所示的部位A和B处的扩散层相接触。因此，部位A和B为用于使器件区域图案1电隔离的最严格区域。
在此，请注意在部位A和B之间的分离间隔d3被设为在通常的1/4间距型单元布局中的最小间隔距离F。
当在1/4间距型单元布局中扩散层的宽度被设为F，并且器件区域图案1向位线3倾斜，则图4示出在器件区域图案1之间的倾角与间隔(F)之间的关系。
相邻器件区域图案1之间的间隔(F)由实线示出。另外，扩散层之间的间隔(F)由虚线示出，其中电容接点7形成于该间隔内。
如实线所示，当倾角变大时，间隔(F)也变长。另一方面，如虚线所示，当倾角变大时，间隔(F)变短。
在此种情况下，当倾角超过约13度时，该间隔变为最小间隔距离(F)。
尽管在通常的(传统的)1/4间距型单元布局中器件图案1约倾斜26度，在本发明的单元布局中器件区域图案1约向位线3倾斜13度。在此种情况下，图3中所示的部位A和B之间的分离间隔d3超过最小间隔距离(F)。
在此种情况下，在通常(传统)的1/4间距型单元布局中，部位A与C之间的分离间隔变为该最小距离。
但是，在本发明的单元布局中部位A与C之间的分离间隔d2变得明显地比最小间隔距离(F)长，如图3中所示。
同时，当在该折叠位线系统的存储单元结构中器件区域图案1约倾斜5度时，间隔距离d1、d2和d3变得基本上等于在图3中所示的单元布局中相应的距离。
在这种单元布局中，当单元尺寸互为相等时，器件区域图案1的间隔距离d1、d2和d3可以被加宽。结果，可以抑制接触电阻的增加，并且可以提高电子特性。
另外，当器件区域图案1的间隔距离d1、d2和d3互为相等时，单元尺寸可以变小。因此，可以进一步获得高密度的集成。
在图5中所示的DRAM中，在硅基片10的表面上形成一栅氧化膜11和器件隔离氧化膜12。另外，在栅氧化膜11上形成下层栅极13。在此，该下层栅极13由多晶硅所形成，并具有100nm的厚度。
另外，在下层栅极13上形成上层栅极14。在此，上层栅极14由WSi(硅化钨)所形成并具有100nm的厚度。在此种情况下，图3中所示的字线2由两个栅极13和14所形成。
在上层栅极14上形成具有约为80nm厚的栅绝缘膜15。另外，在下层栅极13、上层栅极14和栅绝缘膜15的侧面上形成具有约为50nm厚的栅侧壁绝缘膜16。
用于位接点6的布线图案4和用于电容接点7的布线图案5由栅侧壁绝缘膜16所电绝缘。位接点6位于布图案4上面，使其被第一层间绝缘膜17所绝缘。
另外，电容接点7位于布线图案5上面，使得该电容接点7被在位线3下面的第一层间绝缘膜17所绝缘，并被在位线3上面的第二层间绝缘膜18所绝缘。
在最上一层的部位，电容下层电极19被电容绝缘膜20所覆盖，并且电容上层电极21置于该电容绝缘膜20上面。
(第二实施例)下面参照图6描述根据本发明第二实施例的半导体存储器件。
在该存储器结构中，用于位接点6的布线图案4和用于电容接点7的布线图案5的分布与图3中所示的第一实例相同。
在该存储单元布局中，电容接点7与器件区域图案1直接电连接。
在该存储单元结构中，器件区域图案1在两端具有电容接点7，在中央部位具有位接点6。器件区域图案1向位线3的倾角与图3中所示的第一实施例相同。
但是，与电容接点7相接触的扩散层32被弯折并在与字线2相平行的方向上延伸，这不同与第一实施例。
在这种存储单元结构中，用于形成电容接点7的扩展层32与传统的1/4间距型单元布局相比被加大。从而，电容接点7与器件区域图案1之间对齐的余量变大。
另外，从位接点6′到相邻器件区域图案1之间的分离间隔d超过最小间隔距离(F)。
即使用于电容接点7的布线图案5的形成与第一实施例相似，用于与扩散层32电接触的接触面积变大。从而，可以相当大地减小接触电阻。
因此，如果采用第二实施例的单元布局，则用于形成电容接点7的器件区域(即，扩散层32)变大。结果，如上文所述可以减小接触电阻。
与此同时，当在上述存储单元结构中进一步小型化时，在现有的光刻工艺中掩膜与光刻胶图案之间的在形状上的差别变大。
尤其是在长度方向上的收缩与细长图案相比(例如，器件区域图案1)变得明显。
例如，在图2所示的常规1/4间距型单元布局中，每个器件区域图案113、114和115在长度方向上收缩。
结果，扩散层不会充分地在与字线101b平行的方向上延伸，进一步还会发生对齐偏差的现象。从而，在最坏的情况下，可能不会形成用于电容接点106b的扩散层。
因此，如果器件区域图案100b在向上方向延伸，则相邻电容接点106b之间的间隔变窄。从而，电容接点106b可能相互接触。从而，难以形成器件区域图案113、114和115。因此，需要用于解决该问题的措施，该问题可以通过采用图4中所示的单元布局来解决。
第三实施例下面参照图7对根据本发明第三实施例的半导体存储器件进行描述。
在根据第三实施例的存储器结构中，用于位接点6的布线图案4与用于电容接点7的布线图案5与第一实施例的分布相似。
在该存储单元结构中，器件区域图案1在两端具有电容接点7，在中央部位具有位接点6。器件区域图案1向位线3的倾角与图2所示的第一实施例相同。
但是，相邻电容接点7之间的间隔进一步在第三实施例中被加宽，这不同于第一实施例。即，扩散层33在预定方向上弯折并延伸，如图7中所示。从而，即使器件区域图案1在长度方向上延伸，该器件区域图案1也几乎不与其他器件区域图案1相接触。
因此，在该第三实施例中，扩展层33被弯折并延长。从而，即使当发生光刻胶图案的收缩和对齐偏差时，可以充分形成用于形成电容接点7的扩散层。
因此，用于电容接点7的在扩散层33与布线图案5之间的接触面积大大增加。结果，可以有效地避免接触电阻的增加。
在第三实施例的单元布局中，即使当在光刻工艺中发生小图案的收缩，也几乎不会造成任何问题。
权利要求
1.一种利用折叠位线系统的半导体存储器件，其特征在于，其中包括被放置于水平方向上的多条位线；放置于垂直方向的多条字线，所述位线与所述字线相互垂直相交；被设置为与所述位线和所述字线相交的多个器件区域图案；相邻器件区域图案之间的间隔距离等于第一间隔，所述相邻器件区域图案的最接近部分之间的间隔距离等于第二间隔，每个所述器件区域图案与位线形成预定角度，使得第一间隔超过第二间隔。
2.根据权利要求1所述的半导体存储器件，其特征在于所述器件区域图案在两端具有第一布线图案，在中央部分具有第二布线图案，一电容接点分布在每个所述第一布线图案中，一位接点分布在所述第二布线图案中，以及第一间隔对应于电容接点之间的垂直距离。
3.根据权利要求2所述的半导体存储器件，其特征在于所述第一布线图案被构图并设置为通过第一扩散层与所述电容接点相接触。
4.根据权利要求2所述的半导体存储器件，其特征在于所述第二布线图案被构图并被设置为通过第二扩散层与所述位接点相接触。
5.根据权利要求1所述的半导体存储器件，其特征在于第二间隔超过预定最小分离间隔。
6.根据权利要求1所述的半导体存储器件，其特征在于每个所述器件区域图案的倾角大约不超过26度。
7.根据权利要求6所述的半导体存储器件，其特征在于每个所述器件区域图案的倾角大约不超过13度。
8.根据权利要求1所述的半导体存储器件，其特征在于每个所述器件区域图案形成矩形。
9.根据权利要求8所述的半导体存储器件，其特征在于每个所述器件区域图案的两端形成直角形。
10.根据权利要求1所述的半导体存储器件，其特征在于每个所述器件区域是基于所述位线按1/4间距的间隔交替分布。
11.根据权利要求3所述的半导体存储器件，其特征在于所述第一扩散层被弯折并在与所述字线平行的方向上延伸。
12.根据权利要求3所述的半导体存储器件，其特征在于所述第一扩散层被弯折并在所述位线的预定方向上延伸。
全文摘要
在一种利用折叠位线系统的半导体存储器件中,多条位线被放置于水平方向上,而多条字线放置于垂直方向。多个器件区域图案被设置为与位线和字线相交。相邻器件区域图案之间间隔距离等于第一间隔,而相邻器件区域图案的最接近部分之间的间隔距离等于第二间隔。每个器件区域图案与位线形成预定角度,使得第一间隔超过第二间隔。
文档编号H01L21/70GK1231514SQ9910549
公开日1999年10月13日 申请日期1999年4月8日 优先权日1998年4月9日
发明者高石芳宏 申请人:日本电气株式会社