6-沟槽绝缘栅氧化体、27-沟槽导电多晶硅体、28-平面源极金属、29-平面P型第一阱区、30-平面N+注入区、31-平面绝缘介质层、32-平面导电多晶硅、33-平面绝缘栅氧化层、34-平面P型第二阱区、35-平面体极金属、36-平面绝缘栅氧化体、100-栅极端、101-源极端、102-漏极端、103-M0S沟槽、104-沟槽P阱、105-沟槽栅氧化层、106-沟槽导电多晶硅体、107-沟槽N型注入区、108-沟槽绝缘介质体、109-沟槽源极金属层、110-平面P阱、111-平面N型注入区、112-平面绝缘介质体、113-平面源极金属层、114-平面导电多晶硅体以及115-平面栅氧化层。
【具体实施方式】
[0068]下面结合具体附图和实施例对本发明作进一步说明。
[0069]功率MOSFET器件可以采用沟槽型结构或平面型结构，以N型功率MOSFET器件为例，对功率MOSFET器件分别采用沟槽型以及平面型的两个实施例进行说明。
[0070]实施例一
如图1所示，为功率MOSFET器件采用沟槽型结构时的俯视图，在所述MOSFET器件的俯视平面上，包括半导体基板上的元件区I和终端保护区2，所述终端保护区2环绕包围元件区1，所述元件区I包括栅极金属区4、源极金属区3以及体极金属区5，其中，栅极金属区
4、源极金属区3以及体极金属区5之间相互绝缘隔离，栅极金属区4内包括栅极金属，通过栅极金属能形成栅电极，源极金属区3内包括沟槽源极金属18，通过沟槽源极金属18能形成源电极，体极金属区5内包括沟槽体极金属22，通过沟槽体极金属22能形成一个所需的体电极。本发明实施例中，源极金属区3内的沟槽源极金属18、体极金属区5内的沟槽体极金属22以及栅极金属区4内的栅极金属均不接触，栅极金属区4、体极金属区5分别位于源极金属区3的两侧，在具体实施时，栅极金属区4、源极金属区3、体极金属区5之间的相互位置关系并不限于图中的位置，可以根据需要进行设置，只要保证源极金属区3、栅极金属区4以及体极金属区5间相互绝缘隔离，即对应的金属相互不接触即可。
[0071]在源极金属区3内设置多个呈平行分布的元胞6，所述元胞6呈条形，在相邻的元胞6之间有源极接触孔7，所述源极接触孔7也呈条形，体极金属区5内设置有体区接触孔8。
[0072]如图2所示，在沿附图1中A-A方向的横截面上，所述半导体基板包括位于上部N型漂移区11以及位于下部的N型衬底层10，所述N型漂移区11与N型衬底层10相邻接，所述N型漂移区11的上表面形成半导体基板的第一主面20，所述N型衬底层10的下表面形成半导体基板的第二主面23。
[0073]在所述N型漂移区10内的上方设置有多个规则排布的沟槽P型第一阱区12，在所述沟槽P型第一阱区12的上方设置有沟槽N+注入区16，相邻两个沟槽P型第一阱区12之间间隔有沟槽栅结构，所述沟槽栅结构包括由第一主面20向下延伸的元胞沟槽13，所述元胞沟槽13深度伸入至沟槽P型第一阱区12下方的N型漂移区11内，且元胞沟槽13的槽底位于N型漂移区11内。元胞沟槽13内壁覆盖有沟槽绝缘栅氧化层14，元胞沟槽13内填充有沟槽导电多晶硅15，所述第一主面20上覆盖有沟槽绝缘介质层17，所述沟槽绝缘介质层17包裹覆盖元胞沟槽13的槽口。
[0074]所述沟槽绝缘介质层17上设置有源极接触孔7，所述源极接触孔7位于相邻两个沟槽栅之间，所述沟槽绝缘介质层17上面覆盖有沟槽源极金属18，所述沟槽源极金属18填充源极接触孔7并且与沟槽N+注入区16电性相连，所述沟槽P型第一阱区不与沟槽源极金属18相连。在相邻的两元胞沟槽13间，沟槽N+注入区16分别连接相对应的沟槽绝缘栅氧化层14，沟槽源极金属18覆盖在沟槽绝缘介质层17上，填充在沟槽源极接触孔7后与沟槽N+注入区16电连接，由于沟槽N+注入区16位于沟槽源极金属18与沟槽P型第一阱区12之间，沟槽N+注入区16将沟槽源极金属18与沟槽P型第一阱区12之间相隔离。
[0075]如图3所示，在沿附图1中B-B方向的横截面上，即体极金属区5的剖视图，其中，所述N型漂移区11上方设置有沟槽P型第二阱区19，所述第一主面20上覆盖有沟槽绝缘介质层17，所述沟槽绝缘介质层17上设置有体区接触孔8，所述沟槽绝缘介质层17上面覆盖有沟槽体极金属22，所述沟槽体极金属22填充体区接触孔8并且与下方的沟槽P型第二阱区19电性相连。本发明实施例中，位于体极金属区5内的沟槽P型第二阱区19与源极金属区3内的沟槽P型第一阱区12为同一制造层，且沟槽P型第二阱区19与沟槽P型第一阱区12连接成一体，以使得沟槽P型第二阱区19与沟槽P型第一阱区12间具有等电位，从而沟槽P型第一阱区12通过沟槽P型第二阱区19与体极金属区5内的沟槽体极金属22电连接。
[0076]如图4所示，在沿附图1中C-C方向的横截面上，所述N型漂移区11上方设置有P型阱区，所述P型阱区包括位于源极金属区3内的P型第一阱区12以及位于体极金属区5内的P型第二阱区19，在P型第一阱区12的上方设置有沟槽N+注入区16。所述第一主面20上覆盖有沟槽绝缘介质层17，所述沟槽绝缘介质层17上设置有源极接触孔7和体区接触孔8，所述沟槽绝缘介质层17上面覆盖有沟槽源极金属18和沟槽体极金属22，所述沟槽源极金属18填充在源极接触孔7内并且与沟槽N+注入区16电性相连，所述沟槽体极金属22填充体区接触孔8并且与沟槽P型第二阱区19电性相连，所述沟槽源极金属18和沟槽体极金属22之间互不相连。
[0077]本发明实施例中，源极金属区3、体极金属区5内的沟槽绝缘介质层17为同一制造层，位于源极金属区3内的接触孔形成源极接触孔7，位于体极金属区5内的接触孔形成体极接触孔8。
[0078]如图5~图22所示，上述结构的功率MOSFET器件，通过下述工艺步骤实现:
al、提供具有两个相对主面的半导体基板，所述半导体基板包括N型衬底层10及位于所述N型衬底层10上方的N型漂移区11 ;所述两个相对主面包括第一主面20与第二主面23 ；
如图5所示，N型衬底层10与N型漂移区11邻接，N型漂移区11的上表面形成第一主面20，N型衬底层10的下表面形成第二主面20，半导体基板的材料包括硅，当然，也可以采用其他常用的半导体材料。
[0079]bl、在所述半导体基板的第一主面20上淀积硬掩膜层24 ;所述硬掩膜层24的材料为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
[0080]Cl、选择性的掩蔽和刻蚀硬掩膜层24，形成沟槽刻蚀的硬掩膜窗口 25 ；
如图6所示，硬掩膜窗口 25贯通硬掩膜层24，得到硬掩膜窗口 25为工艺过程为本技术领域常规的工艺，此处不再赘述。
[0081]dl、利用上述硬掩膜窗口 25，在第一主面20上各向异性干法刻蚀半导体基板，形成元胞沟槽13，所述元胞沟槽13深度小于N型漂移区11厚度；
如图7所示，由于第一主面20上覆盖有硬掩膜层24，在硬掩膜层24的遮挡作用下，将硬掩膜窗口 25下方的半导体基板进行刻蚀，得到元胞沟槽13，具体过程为本技术领域人员所熟知。
[0082]el、去除第一主面上的硬掩膜层24，在第一主面20上及元胞沟槽13内壁生长沟槽绝缘栅氧化体26 ；
所述沟槽绝缘栅氧化体26可以为二氧化硅，通过热氧化等工艺使得沟槽绝缘栅氧化体26生长在第一主面20以及元胞沟槽13的内壁，通过沟槽绝缘栅氧化体26用于形成沟槽绝缘栅氧化层14。
[0083]fl、在所述第一主面20上淀积导电多晶娃,所述导电多晶娃同时填充内壁生长有沟槽绝缘栅氧化体26的元胞沟槽13 ；
淀积导电多晶硅后得到沟槽导电多晶硅体27，所述沟槽导电多晶硅体27覆盖在沟槽绝缘栅氧化体26上。
[0084]gl、刻蚀去除第一主面20上面的导电多晶硅，得到元胞沟槽13内的导电多晶硅； 如图9所示，去除第一主面20上的沟槽导电多晶体27以及沟槽绝缘氧化体26后，得到位于元胞沟槽13内的沟槽绝缘栅氧化层14以及沟槽导电多晶硅15，即形成沟槽栅结构。
[0085]h1、在所述第一主面20上，自对准注入P型杂质离子，并通过高温推结形成P型阱区；
如图10、图11和图12所示，自对准P型杂质