化硅以在局部沟槽隔离16上方形成氮化物层18。还可以在氮化物层18形成期间在3D鳍片10的顶部沉积氮化物以形成氮化物盖帽层20。氮化物层18和氮化物盖帽20均可以具有大约10至20nm的厚度。可以通过诸如高密度等离子体(HDP)或气体集群离子束注入(GCIB)的处理来各向异性地沉积氮化硅，GCIB以比横向速率高的垂直速率沉积氮化硅。即使在3D鳍片侧壁22上沉积了一些氮化硅，它也将比作为氮化物层18和氮化物盖帽20而沉积的氮化硅薄。可以执行诸如通过磷酸湿式蚀刻和/或各向同性反应离子蚀刻的很小的各向同性回蚀来从鳍片侧壁22移除任何氮化物，而不会不利地影响氮化物层18和氮化物盖帽20。
[0047]现在参照图4，电介质层24形成在氮化物层18、氮化物盖帽20和3D鳍片侧壁22上。优选地，电介质层24是氧化物，以下将像这样对其进行论述。非晶碳是用于电介质层24的另一选项，但是不像氧化物那样优选。氧化物层24可以大约为3nm厚。氧化物层24可以通过热氧化处理而形成，或者可以沉积氧化物以形成氧化物层24。
[0048]在以下的图5A、5B、6A、6B中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
[0049]现在参照图5A和5B，栅极叠层26和侧壁间隔物28可以形成在3D鳍片10的中心部分上。栅极叠层26可以通过常规的处理而形成，并且围绕3D鳍片10的中心部分卷绕。其后，可以在3D鳍片20上方沉积间隔物材料，例如，氮化物，然后例如通过反应离子蚀刻处理对该间隔物材料进行回蚀，以形成也围绕3D鳍片10的中心部分卷绕的侧壁间隔物28。栅极叠层26和侧壁间隔物28都与氧化物层24直接接触，氧化物层24存在于氮化物层18和氮化物盖帽20以及鳍片侧壁22上。栅极叠层26可以是常规的栅极叠层或替代栅极叠层。在后一种情况下，栅极叠层26是“伪(dummy) ”栅极叠层，其包括在栅极电介质(诸如氧化物)上方的多晶硅，该多晶硅稍后被移除，并且被填充最终的栅极叠层材料。稍后将描述替代栅极处理的处理步骤。图5A和5B示出了在侧壁间隔物蚀刻之后剩余的氧化物层24。根据氮化物-氧化物蚀刻选择性，氧化物层24实际上可以在侧壁间隔物蚀刻期间被消耗掉。
[0050]接着通过如图6A和6B中所示的外延处理来形成源极和漏极30。源极/漏极外延30被示为从3D鳍片的两侧生长，氮化物盖帽20分离这两个外延区域。作为在局部沟槽隔离16上方具有氮化物层18的结果，与外延生长相关联的预清洁步骤将不会严重地腐蚀局部沟槽区域的顶面，如果真会发生的话。外延预清洁将从鳍片侧壁22、氮化物层18和氮化物盖帽20移除残留的氧化物层24 (如果有的话，是在间隔物28形成之后留下的)。在侧壁间隔物28的下方可以存在氧化物层24的很小的横向底切，以形成外延“足部”区域(为了清晰起见，在图6A和6B未示出)，但是该横向蚀刻将受限于氧化物层24的厚度，所以与当它进行到局部沟槽隔离区域中时相比，将没有那么严重。
[0051 ] 另外，存在于3D鳍片侧壁22与氮化物层18相邻的部分32中的任何硼将不会分离到氮化物层18中。3D鳍片的这个部分32(该部分在栅极电极施加控制的区域的正下方)中的改进的硼保持可以导致NFET器件中的断态泄漏减少。
[0052]此外，氮化物层18在局部沟槽隔离16上的存在可以导致不同的外延生长前沿从3D鳍片侧壁22离开。换句话讲，就作为电介质边界的氮化物、而不是局部沟槽隔离16的氧化物而言，向上远离局部沟槽顶面的外延生长的刻面可以较少。这意味着更多的外延材料可以配装在相同的体积(由鳍片间隔、鳍片高度和栅极间间隔限定)内，因此，如果诸如硅锗的材料用作用于PFET的源极/漏极外延材料30，则应变(strain)更大。
[0053]图7中示出了源极/漏极外延30形成之后的FinFET半导体结构100的透视图。随后可以在源极/漏极外延30上方沉积层间电介质材料(未示出)，诸如氧化物层间电介质材料，以使得层间电介质材料大致在与侧壁间隔物28和栅极叠层26相同的高度处。在图7中所示的实施例中，栅极叠层26是最终的栅极叠层。FinFET半导体结构100可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层24保留在侧壁间隔物28与氮化物层18之间以及栅极叠层26与氮化物层18之间。
[0054]关于图8A至1A和8B至1B来描述FinFET半导体结构200的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
[0055]在这个示例性实施例中，可能可取的是在源极/漏极外延形成之前使3D鳍片10凹进。在这种情况下，图6A、6B和7中所示的源极/漏极外延30可以被如图8A和SB中所示的未经掺杂的硅33取代。可以执行氮化物蚀刻(优选地反应离子蚀刻)来移除氮化物盖帽20，得到沟槽34。未经掺杂的硅33在氮化物盖帽20蚀刻期间保护氮化物层18。其后，可以通过可以同时还蚀刻未经掺杂的硅33的蚀刻处理来移除3D鳍片10。该蚀刻处理可以包括湿式蚀刻，诸如氢氧化铵和/或反应离子蚀刻。图9A和9B中示出了所得的结构。
[0056]其后，如图1OA和1B中所示，源极/漏极外延36形成在氮化物层18上以及凹进的3D鳍片10上。层间电介质材料可以沉积在源极/漏极外延36上以形成层间电介质38。层间电介质材料可以包括氧化物或氧化物后再加氮化物。
[0057]关于图1lA至15A、11B至15B和16来描述FinFET半导体结构300的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
[0058]在这个示例性实施例中，起始结构是如图6A、6B和7中所描述的结构，除了栅极叠层是伪栅极叠层并且将被移除并且被替代栅极叠层取代之外。层间电介质层40如前面所描述的那样添加。
[0059]现在参照图1lA和11B，图6A、6B和7中所示的栅极叠层26已经被蚀刻掉。栅极叠层26可以通过湿式蚀刻来蚀刻，诸如氢氧化铵和/或反应离子蚀刻。在栅极叠层26蚀刻之后，3D鳍片10和氮化物盖帽20的中心部分将暴露。
[0060]栅极叠层26的伪栅极氧化物以及3D鳍片10和氮化物盖帽20上的任何氧化物层24可以通过稀释的HF湿式蚀刻和干式蚀刻的组合来蚀刻。在栅极氧化物蚀刻期间，以前在栅极叠层下面的氧化物层24也被蚀刻掉，如间隙42所指示的，这可以使层间电介质40稍微凹进。在氧化物层24蚀刻之后，如图12A和12B中所示的局部沟槽隔离16上方的箭头44所指示的，提供氮化物层18的自对齐暴露。
[0061]因为层间电介质40是氧化物，所以可以通过选择性RIE来各向异性地蚀刻暴露的氮化物层18，所述选择性RIE将还移除栅极区域内的3D鳍片10顶部的氮化物盖帽20。还将存在侧壁间隔物28的一些蚀刻，侧壁间隔物28通常是氮化物。图13A和13B中示出了到目前为止的结构。所实现的栅极凹进量可以由局部沟槽隔离16上方的氮化物层18的厚度明确地限定。
[0062]在如图14A和14B中所示的FinFET半导体结构300’的替代实施例中，栅极凹进蚀刻可以超出氮化物层18并且进入到局部沟槽隔离16中。因为局部沟槽隔离16和层间电介质40都可以是氧化物，所以局部沟槽隔离16的蚀刻还将腐蚀层间电介质的一些，从而增大间隙42。随后，在替代栅极已经被添加以使侧壁间隔物28和替代栅极与层间电介质40相平之后，可以通过化学-机械处理来对这个FinFET半导体结构300’进行处理。
[0063]再次参照现在在图15A和15B中示出的FinFET半导体结构300，替代栅极结构46已经被添加，以与局部沟槽隔离16直接接触，然后对FinFET半导体结构300进行平面化。替代栅极结构46可以包括例如栅极电介质、栅极电极、功函数金属和氮化物盖帽。
[0064]图16中示出了 FinFET半导体结构300的透视图。FinFET半导体结构300可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层24保留在侧壁间隔物28与氮化物层18之间。FinFET结构300的特定优点是，栅极结构46凹进到源极/漏极外延30的水平面的下方。
[0065]对于如图16中所示的栅极凹进存在相当多的益处，但是主要益处是，因为栅极控制鳍片在源区/漏区下面的部分(即，该部分以前是“子鳍片”区域)，所以热泄漏被抑制。这使得可以减少PTS(穿通停止)掺杂，这降低了来自随机掺杂剂波动的相关联的可变性。另一重要优点是，因为栅极覆盖鳍片的较大部分，所以有效沟道宽度较大，这导致每一鳍片的驱动电流增大。
[0066]FinFET半导体结构300还可以由关于FinFET半导体结构200描述的凹进的3D鳍片形成。
[0067]关于图17至19、20A至24A和20B至24B来描述FinFET半导体结构400的另一示例性实施例，其中，“A”图是与图1至4类似的截面图，“B”图是从“A”视图的右侧看到的侧视图。
[0068]FinFET半导体结构400利用SOI基板，但是大块半导体也可以用于这个实施例。在这个示例性实施例中，不使用局部沟槽隔离，而是使用更厚的氮化物层。
[0069]现在参照图17，3D鳍片已经按照惯例形成在SOI基板上，所述SOI基板包括半导体基底50和埋入的氧化层(以下被称为“BOX层”)52。
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