070]在图18中，氮化硅层56(以下仅称为“氮化物”)已经如前面所描述的那样各向异性地沉积。氮化物盖帽58也可以形成在鳍片54的顶部。氮化物层56可以如前面的实施例中那样大约为10至20nm厚，或者可以更厚以允许丢失局部沟槽隔离层。在一个示例性实施例中，氮化物层56可以具有大约20至30nm的厚度。
[0071]现在参照图19，电介质层60，通常是氧化物，可以形成在氮化物层56、氮化物盖帽58和鳍片侧壁62上。该氧化物层可以大约为3nm厚。
[0072]现在参照图20A和20B，栅极叠层64和侧壁间隔物66可以形成在3D鳍片54的中心部分上。栅极叠层64可以通过常规的处理而形成，并且围绕3D鳍片54的中心部分卷绕。其后，可以如前面所描述的那样形成侧壁间隔物66。栅极叠层64可以是常规的栅极叠层或替代栅极叠层。在这个示例性实施例中，栅极叠层64是“伪”栅极叠层，其包括在栅极电介质(诸如氧化物)上方的多晶硅，该多晶硅稍后被移除，并且被填充最终的栅极叠层材料。
[0073]接着通过如图21A和21B中所示的外延处理来形成源极和漏极68。
[0074]现在参照图22A和22B，已经沉积了层间电介质70。如图22B中最佳地示出的，替代栅极64已经被移除，使3D鳍片54的中心部分和氮化物盖帽58暴露。栅极叠层64的伪栅极氧化物以及3D鳍片54和氮化物盖帽58上的任何氧化物层60可以通过稀释的HF湿式蚀刻和干式蚀刻的组合来蚀刻。在栅极氧化物蚀刻期间，以前在栅极叠层下面的氧化物层60也被蚀刻掉。
[0075]其后，可以通过选择性RIE来使暴露的氮化物层56各向异性地向下蚀刻到BOX层52，这也将移除3D鳍片54顶部的氮化物盖帽58。侧壁间隔物66也可以被蚀刻，从而减小它们的高度。图23A和23B中示出了所得的结构。
[0076]现在参照图24A和24B中的FinFET半导体结构400，替代栅极结构72已经被添加，以与BOX层52直接接触，然后对FinFET半导体结构400进行平面化。替代栅极结构72可以包括例如栅极电介质、栅极电极、功函数金属和氮化物盖帽。
[0077]FinFET半导体结构400可以经过进一步的半导体处理以形成线路布线的触点和后端。应当指出，氧化物层60保留在侧壁间隔物66与氮化物层56之间。FinFET结构400的特定优点是，栅极结构72凹进到源极/漏极外延68的水平面的下方。
[0078]本领域技术人员在考虑本公开之后将明白，在不脱离本发明的精神的情况下，可以对除了这里具体描述的那些实施例之外的示例性实施例进行其他修改。因此，这样的修改被认为是在本发明的范围内，本发明的范围仅由所附权利要求书限定。
【主权项】
1.一种FinFET器件，包括: 半导体基板； 三维鳍片，所述三维鳍片垂直于所述半导体基板定向； 局部沟槽隔离，所述局部沟槽隔离在所述三维鳍片与相邻的三维鳍片之间； 氮化物层，所述氮化物层在所述局部沟槽隔离上； 栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且延伸通过所述氮化物层； 侧壁间隔物，所述侧壁间隔物与所述栅极叠层相邻，并且与所述氮化物层间接接触，所述三维鳍片的两端从所述侧壁间隔物延伸，第一端用于所述FET器件的源极，第二端用于所述FET器件的漏极；和 外延层，所述外延层覆盖三维鳍片的每端，并且在所述氮化物层上。
2.根据权利要求1所述的FinFET器件，还包括将所述侧壁间隔物从所述氮化物层分离的电介质层。
3.根据权利要求2所述的FinFET器件，其中，所述电介质层仅存在于所述侧壁间隔物与所述氮化物层之间。
4.根据权利要求1所述的FinFET器件，其中，覆盖所述三维鳍片的每端的所述外延层在所述氮化物层的正上方。
5.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的末端与所述氮化物层相平。
6.根据权利要求1所述的FinFET器件，其中，所述栅极叠层停留在所述局部沟槽隔离上。
7.根据权利要求1所述的FinFET器件，其中，所述栅极叠层延伸到所述局部沟槽隔离中。
8.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的末端具有氮化物盖帽，并且所述三维鳍片的中心部分没有氮化物盖帽，以使得所述栅极叠层与所述三维鳍片直接接触。
9.根据权利要求1所述的FinFET器件，其中，所述三维鳍片的中心部分没有所述氮化物盖帽，以使得所述栅极叠层与所述三维鳍片直接接触。
10.根据权利要求1所述的FinFET器件，其中，所述电介质层是氧化物层。
11.一种FinFET器件，包括； 半导体基板； 三维鳍片，所述三维鳍片垂直于所述半导体基板定向； 氮化物层，所述氮化物层在所述三维鳍片与相邻的三维鳍片之间； 栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且延伸通过所述氮化物层； 侧壁间隔物，所述侧壁间隔物与所述栅极叠层相邻，并且与所述氮化物层间接接触，所述三维鳍片的两端从所述侧壁间隔物延伸，第一端用于所述FET器件的源极，第二端用于所述FET器件的漏极；和 外延层，所述外延层覆盖所述三维鳍片的每端，并且在所述氮化物层上。
12.根据权利要求11所述的FinFET器件，还包括将所述侧壁间隔物从所述氮化物层分离的电介质层。
13.根据权利要求11所述的FinFET器件，其中，所述栅极叠层延伸到所述氮化物层中。
14.一种制造FinFET器件的方法，包括: 在半导体基板形成三维鳍片； 在所述半导体基板上与所述三维鳍片相邻地沉积局部沟槽隔离层以将所述三维鳍片与相邻的三维鳍片分离； 在所述局部沟槽隔离层上方以及所述三维鳍片上方各向异性地沉积氮化物层； 在所述氮化物层上方形成电介质层； 形成栅极叠层，所述栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述电介质层直接接触，所述电介质层形成在所述氮化物层和局部沟槽隔离层上方； 形成与所述栅极叠层相邻的两个间隔物，所述两个间隔物围绕所述三维鳍片的中心部分卷绕，并且与所述电介质层直接接触，所述电介质层形成在所述氮化物层和局部沟槽隔离层上方，所述三维鳍片的末端从每个间隔物延伸； 移除所述电介质层，除了所述两个间隔物和栅极叠层下面之外；和 形成与所述三维鳍片的末端相邻的硅层。
15.根据权利要求14所述的方法，其中，所述与三维鳍片的末端相邻的硅层是外延层。
16.根据权利要求14所述的方法，其中，所述硅层是未经掺杂的硅层，并且还包括: 从所述三维鳍片起蚀刻所述氮化物层； 将所述三维鳍片的末端向下蚀刻到所述氮化物层； 从所述氮化物层起蚀刻未经掺杂的硅层；和 形成与所述间隔物中的每个和所述三维鳍片接触的外延层。
17.根据权利要求15所述的方法，还包括: 在所述外延层上方沉积层间电介质层； 完全地移除所述栅极叠层； 蚀刻所述两个间隔物之间的电介质层，以使得所述电介质层保持在所述两个间隔物的下面； 蚀刻所述两个间隔物之间的氮化物层的步骤包括从所述三维鳍片的中心部分起蚀刻所述氮化物层，以使得所述两个间隔物之间的局部沟槽隔离层暴露； 在所述两个间隔物之间形成替代栅极叠层，所述替代栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述三维鳍片的中心部分直接接触，并且与所述局部沟槽隔离接触。
18.根据权利要求17所述的方法，其中，在蚀刻氮化物层的步骤与形成替代栅极叠层的步骤之间还包括部分地蚀刻到所述两个间隔物之间的局部沟槽隔离层中。
19.根据权利要求16所述的方法，还包括: 在所述外延层上方沉积层间电介质层； 完全地移除所述栅极叠层； 蚀刻所述两个间隔物之间的电介质层，以使得所述电介质层保持在所述两个间隔物的下面； 蚀刻所述两个间隔物之间的氮化物层的步骤包括从所述三维鳍片的中心部分起蚀刻所述氮化物层，以使得所述两个间隔物之间的局部沟槽隔离层暴露； 在所述两个间隔物之间形成替代栅极叠层，所述替代栅极叠层围绕所述三维鳍片的中心部分卷绕，并且与所述三维鳍片的中心部分直接接触，并且与所述局部沟槽隔离接触。
20.根据权利要求16所述的方法，其中，在蚀刻氮化物层的步骤与形成替代栅极叠层的步骤之间还包括部分地蚀刻到所述两个间隔物之间的局部沟槽隔离层中。
【专利摘要】本发明公开了一种FinFET器件和形成该FinFET器件的方法。所述FinFET器件包括：半导体基板；三维鳍片，其垂直于半导体基板定向；局部沟槽隔离，其在三维鳍片与相邻的三维鳍片之间；氮化物层，其在局部沟槽隔离上；栅极叠层，其围绕三维鳍片的中心部分卷绕，并且延伸通过氮化物层；侧壁间隔物，其与栅极叠层相邻，并且与氮化物层间接接触，三维鳍片的两端从侧壁间隔物延伸，第一端用于FET器件的源极，第二端用于FET器件的漏极；以及外延层，其覆盖三维鳍片的每端，并且在氮化物层上。还公开了制造FinFET器件的方法。
【IPC分类】H01L29-78, H01L21-336
【公开号】CN104659097
【申请号】CN201410671056
【发明人】R·拉玛钱德兰, H·K·尤托莫, R·维加
【申请人】国际商业机器公司
【公开日】2015年5月27日
【申请日】2014年11月21日
【公告号】US9082851, US20150145064