FinFET和形成该FinFET的方法
【技术领域】
[0001]本发明涉及FinFET半导体器件的制造，更具体地讲，涉及局部沟槽隔离上方的氮化物盖帽层的形成，所述形成限制处理期间的局部沟槽隔离凹进，并且限制从NFET器件中的鳍片的向外扩散。
【背景技术】
[0002]FinFET器件和FinFET结构是通常构建在大块半导体基板或绝缘体上半导体(SOI)基板上的非平面的器件和结构。FinFET器件是场效应晶体管(FET)，其可以包括垂直半导体鳍片，而不是具有围绕鳍片卷绕的单态、双态或三态栅极的平面的半导体表面。为了在保持或增强半导体器件性能的同时提供半导体结构到不断变小的尺寸的持续缩放，半导体鳍片器件和半导体鳍片结构的设计和制造在半导体制造技术中已有所进展。
【发明内容】
[0003]如以上和以下描述的示例性实施例的各种优点和目的通过提供根据示例性实施例的第一方面的FinFET器件来实现，该FinFET器件包括:半导体基板；三维鳍片，其垂直于半导体基板定向；局部沟槽隔离，其在三维鳍片与相邻的三维鳍片之间；氮化物层，其在局部沟槽隔离上；栅极叠层，其围绕三维鳍片的中心部分卷绕，并且延伸通过氮化物层；侧壁间隔物，其与栅极叠层相邻，并且与氮化物层间接接触，三维鳍片的两端从侧壁间隔物延伸，第一端用于FET器件的源极，第二端用于FET器件的漏极；以及外延层，其覆盖三维鳍片的每端，并且在氮化物层上。
[0004]根据示例性实施例的第二方面，提供一种制造FinFET器件的方法，该方法包括:在半导体基板上形成三维鳍片；在半导体基板上与三维鳍片相邻地沉积局部沟槽隔离层以使三维鳍片与相邻的三维鳍片分离；在局部沟槽隔离层上方以及三维鳍片上方各向异性地沉积氮化物层；在氮化物层上方形成电介质层；形成栅极叠层，其围绕三维鳍片的中心部分卷绕，并且与电介质层直接接触，所述电介质层形成在氮化物层和局部沟槽隔离层上方；形成与栅极叠层相邻的两个间隔物，所述两个间隔物围绕三维鳍片的中心部分卷绕，并且与电介质层直接接触，所述电介质层形成在氮化物层和局部沟槽隔离层上方，三维鳍片的一端从每个间隔物延伸；移除电介质层，除了所述两个间隔物和栅极叠层下面之外；并且形成与三维鳍片的末端相邻的硅层。
【附图说明】
[0005]示例性实施例的被相信是新颖的特征以及示例性实施例的元件特性在所附权利要求书中具体阐述。附图仅仅是为了例示说明的目的，并且不按比例绘制。可以通过参照以下结合附图进行的详细描述来最佳地就组织和操作方法两者理解示例性实施例，其中:
[0006]图1至7例示FinFET半导体结构的第一实施例，其中:
[0007]图1例示半导体基板上的3D鳍片的形成；
[0008]图2例示3D鳍片之间的局部沟槽隔离的形成；
[0009]图3例示局部沟槽隔离上的氮化物层的形成；
[0010]图4例示3D鳍片和氮化物层上的电介质的形成；
[0011]图5A和5B例示栅极叠层和侧壁间隔物的形成；
[0012]图6A和6B例示源极层和漏极层的形成；以及
[0013]图7是图6A和6B中的FinFET半导体结构的透视图。
[0014]图8A至1A和8B至1B例示FinFET半导体结构的第二实施例，其中:
[0015]图8A和8B例示图6A、6B和7的结构，其中，源极层和漏极层是未经掺杂的硅，并且其中，3D鳍片上的氮化物盖帽已经被移除；
[0016]图9A和9B例示栅极区域外部的3D鳍片的凹进和未经掺杂的硅的移除；以及
[0017]图1OA和1B例示源极和漏极外延层以及层间电介质的形成。
[0018]图1lA至15A、11B至15B和16例示FinFET半导体结构的第三实施例，其中:
[0019]图1lA和IlB例示图6A、6B和7的结构，其中，源极层和漏极层是外延层，并且栅极结构已经被移除；
[0020]图12A和12B例示栅极区域中的电介质层的移除；
[0021]图13A和13B例示栅极区域因栅极区域中的氮化物层被移除而凹进；
[0022]图14A和14B例示使栅极区域凹进到局部沟槽隔离中的替代处理；
[0023]图15A和15B例示替代栅极叠层的形成；以及
[0024]图16是图15A和15B中的FinFET半导体结构的透视图。
[0025]图17至19、20A至24A和20B至24B例示FinFET半导体结构的第四实施例，其中:
[0026]图17例示具有3D鳍片的SOI基板；
[0027]图18例示3D鳍片之间以及3D鳍片上的氮化物层的形成；
[0028]图19例示3D鳍片上以及氮化物层上的电介质层的形成；
[0029]图20A和20B例示栅极叠层和侧壁间隔物的形成；
[0030]图21A和21B例示源极层和漏极层的形成；
[0031]图22A和22B例示栅极叠层的移除；
[0032]图23A和23B例示栅极区域因栅极区域中的氮化物层被移除而凹进；以及
[0033]图24A和24B例示替代栅极叠层的形成。
【具体实施方式】
[0034]FinFET是三维(3D)结构。每个3D器件可以包括半导体材料的具有垂直投影的侧壁的窄垂直鳍片本体。栅极触点或电极可以与鳍片本体的沟道区交叉，并且可以通过薄的栅极电介质层与鳍片体电隔离。使中心沟道区侧置于鳍片本体的相对端的是被掺杂的源区
/漏区。
[0035]虽然示例性实施例对于大块FinFET和构建在SOI基板上的FinFET都具有适用性，但是示例性实施例对于大块FinFET特别有用。
[0036]大块FinFET呈现出诸如实现低断态泄漏的某些问题。存在促成大块FinFET断态泄漏的两个重要因素。第一个问题涉及NFET (N型FET)器件，在该器件中，因为在工作鳍片下方的区域中，栅极不施加重要的控制，所以该区域通常被掺杂硼，以便抑制泄漏(这可以是阱区离子注入或穿通停止(PTS)离子注入)。然而，因为鳍片之间的局部沟槽隔离通常由氧化物构成，所以在随后的热步骤期间，该硼可能分离到该氧化物中，从而降低“子鳍片”区域中的最终的硼浓度，这增大了 NFET器件中从源极到漏极的热泄漏。
[0037]第二个问题涉及NFET器件和PFET (P型FET)器件两者，对于这两者，每个的源区/漏区是通过原位掺杂的外延生长、接着使掺杂剂向外扩散一些到鳍片区域中以形成与栅极电极重叠的掺杂的延伸部分而形成的。这里的问题是，这些掺杂剂也垂直地朝向基板扩散，使前面提及的第一个问题加剧。这个问题由于下述事实而变得更糟，即，这些外延沉积之前是清洁步骤，这可以蚀刻到局部沟槽隔离中，并且暴露更多的鳍片侧壁以供外延层生长。继而，掺杂剂从外延层的向外扩散开始沿着鳍片垂直向下地更加深入。
[0038]这些问题可以通过增加阱区/PTS掺杂(但是这增加了结漏，并且适当的掺杂剂放置难以实现)和/或减少外延预清洁步骤(这具有下限，因为如果预清洁步骤太少，则外延生长的质量将很差)来解决。两种方法都有效地具有有限的并且在小尺度上不是非常有效的设计空间。
[0039]示例性实施例的核心方面是，在局部沟槽隔离区域上方形成不同电介质材料的盖帽层，g卩，HDP(高密度等离子体)氮化物或者可以各向异性地沉积的某一其他类型的氮化物。盖帽层创建蚀刻阻挡层，其在源极/漏极外延预清洁步骤期间限制或消除局部沟槽凹进。它还消除了硼到局部沟槽区域的由该氮化物限定的部分中的向外扩散，这继而减少了NFET子鳍片泄漏。另外的益处是，作为用于源极/漏极外延生长的电介质边界的氮化物的存在可以使得外延刻面较少，这导致外延体积更大(对于体积，否则鳍片间距和鳍片高度相同)，因此，沟道应力更大，并且外部电阻较低。
[0040]更详细地参照附图，特别是参照图1至图7，公开了用于制造FinFET半导体结构100的处理。首先将就大块半导体基板来描述该处理，但是该处理同样地可适用于SOI基板。
[0041]图1至图4是FinFET半导体结构100在鳍片末端附近的截面。
[0042]在图1中，3D鳍片10已经在大块半导体基板12上按照惯例通过光刻处理而形成，在该光刻处理中，大块半导体基板12的部分已经被蚀刻掉以得到3D鳍片10。应当理解，3D鳍片具有延伸到视平面中的长度。每个3D鳍片10可以具有从用于光刻地形成3D鳍片10的氮化物掩膜剩下的氮化物盖帽14。
[0043]大块半导体基板12可以包括任何半导体材料，包括但不限于，硅、硅锗、锗、II1-V化合物或I1-VI化合物半导体。
[0044]现在参照图2，局部沟槽隔离16通过下述处理而形成，该处理可以包括氧化物毯覆性地沉积以填充鳍片10之间的空间，然后使该氧化物平面化到氮化物盖帽14的顶部。然后可以通过湿式蚀刻处理(诸如稀释的氢氟酸(HF))将该氧化物回蚀到预定水平面，诸如，对于大块FinFET，大约30至60nm。可替代地，在氧化物回蚀之后暴露的鳍片的部分通常为20至40nm。随后可以通过例如湿式蚀刻处理(诸如磷酸)来移除氮化物盖帽14。
[0045]可以在局部沟槽隔离16形成之前或之后按照惯例对3D鳍片10进行掺杂。
[0046]其后，如图3中所示，可以各向异性地沉积氮