一种半浮栅器件的制造方法
【技术领域】
[0001]本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种半浮栅器件的制造方法。
【背景技术】
[0002]半导体存储器被用于各种电子领域。其中，非挥发性存储器(NonvolatileMemory, NVM)可以在断电的情况下长期保存数据。浮栅晶体管(Floating GateTransistor, FGT)是非挥发性存储器众多变种的主流结构。
[0003]FGT与金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)结构相似，可以看成MOSFET中单层栅介质层改变为两层绝缘层(insulator)中嵌入一电荷存储层(charge storage layer)的“三明治”栅。其中，电荷存储层由于被绝缘层环绕，因此被称为浮栅。浮栅中的存储电荷数量可以调节晶体管阈值电压的大小，即对应于逻辑的“O”与“I”。浮栅中的电荷注入有两种方式:隧穿(Fowler-Nordheim)和热载流子注入。这两种方式都需要较高的工作电压，且载流子的注入效率较低，因此存在功耗和速度问题。
[0004]为了进一步提高非挥发性存储器的性能，提出了半浮栅晶体管(Semi FloatingGate Transistor, SFGT)的概念，即漏区与浮栅晶体管的绝缘层处开一个窗口，通过嵌入漏区的平面隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)实现对浮栅的充放电。半浮栅晶体管采用带间隧穿机制，大大降低了器件的工作电压，并且提高了器件的工作速度。
[0005]半浮栅器件作为一种新型的存储器件，可以应用与不同的集成电路。它可以取代一部分静态随机存储器(SRAM)，提高高速处理器性能；也可以应用于动态随机存储器(DRAM)领域，提高计算机内存功能。
[0006]浮栅晶体管在CPU的高速缓存(Cache) ,DRAM和CMOS图像传感器等领域有很好的应用前景，且优势明显。比如CPU的高速缓存，现在通常采用6个MOS晶体管构成一个存储单元(SRAM)，集成度低，占用面积大。在28nm英特尔XeonCPU中约一半的面积被迫交给缓存占用，极大地浪费了资源。如果采用操作速度快的半浮栅晶体管设计缓存电路，则单个晶体管即可构成一个存储单元，速度与传统6个MOS晶体管的SRAM存储单元可比拟，但缓存占用的面积可以缩减为原来的十分之一，且降低了功耗。
[0007]公开号为CN 104103640 A的中国专利申请提出了一种U形沟道的半浮栅器件和制造方法，通过形成的下凹U形沟道，并通过栅控PN结二极管对浮栅进行充电或放电。该结构较平面沟道结构的半浮栅器件，通过U形沟道增大沟道长度，可以降低半导体存储器的单元面积，提高芯片密度。但是，由于该结构在形成U形槽过程中会在场氧化层侧壁残留硅，这会造成器件中部分电流沿着侧壁之间残留的硅的方向流动，从而导致器件在没有施加漏电极情况下，在源区和漏区之间发生漏电的现象，且在制造过程中对光刻刻蚀等关键工艺要求较高。
【发明内容】
[0008]本发明的目的在于弥补上述现有技术的不足，提供一种半浮栅器件的制造方法，通过斜角注入方式，对刻蚀形成凹槽过程中槽栅沟道区域内靠近场氧化层侧壁处残留的硅进行离子注入，形成沟道阻止层，使得电流沿着凹槽形沟道方向流动，从而减小了在源区和漏区之间产生漏电的现象。为实现上述目的，本发明提供一种半浮栅器件的制造方法，其包括以下步骤:
[0009]步骤SOI，在具有第一种掺杂类型的半导体衬底内形成用于器件隔离的场氧化层，场氧化层之间形成有源区；
[0010]步骤S02，在所述有源区内形成具有第二种掺杂类型的轻掺杂区；
[0011]步骤S03，在所述轻掺杂区中通过光刻和刻蚀工艺形成槽形区域，用于形成槽形沟道，并在所述槽形沟道两侧形成源区和漏区；
[0012]步骤S04，对在刻蚀过程中形成的槽形沟道区域内靠近场氧化层的侧壁处残留的衬底硅进行斜角注入以形成沟道阻止层；
[0013]步骤S05，在所述半导体衬底表面生长第一绝缘层，所述第一绝缘层覆盖所述源区、漏区和槽形沟道，在所述漏区上方靠近槽形沟道的第一绝缘层处刻蚀形成浮栅开口区域以露出漏区；
[0014]步骤S06，在所述半导体衬底表面淀积具有第一种掺杂类型的第一导电层，并通过光刻刻蚀第一导电层定义出器件的浮栅区域，所述浮栅区域覆盖所述第一绝缘层和浮栅开口区域；
[0015]步骤S07，在所述半导体衬底表面生长第二绝缘层，所述第二绝缘层覆盖所述源区、漏区，并通过光刻和刻蚀工艺形成浮栅区域；
[0016]步骤S08，在所述第二绝缘层之上淀积第二导电层，并通过光刻刻蚀定义出器件的控制栅；
[0017]步骤S09，淀积第三绝缘层，通过刻蚀工艺反刻形成控制栅的侧墙，对所述控制栅和未被控制栅覆盖的源区、漏区进行第二种掺杂类型的离子注入。
[0018]进一步地，步骤S04包括对两侧的侧壁均进行斜角注入。
[0019]进一步地，所述斜角注入的注入角度为7-60°，沿着场氧化层侧壁的两个方向分两次注入，注入杂质为第一种掺杂类型的杂质，注入深度不大于所述槽形沟道的深度。较佳地，第一种掺杂类型的杂质为硼、二氟化硼或铟。
[0020]进一步地，所述第一种掺杂类型为N型，所述第二种掺杂类型为P型；或者，所述第一种掺杂类型为P型，所述第二种掺杂类型为N型。
[0021]进一步地，所述第一绝缘层和第二绝缘层为二氧化硅、氮化硅或高介电常数材料，所述第三绝缘层是氧化硅或氮化硅，所述第一层导电层是第一种掺杂类型掺杂的多晶硅，所述第二层导电层是第二种掺杂类型掺杂的多晶硅、金属或者合金。
[0022]本发明提供的半浮栅器件的制造方法，通过对槽形沟道中靠近场氧化层的侧壁残留硅进行斜角注入，形成沟道的阻止层，阻止电流沿着该侧壁之间残留下的硅的方流动，使得电流可沿着器件槽形沟道方向流动，从而有效减小了在源区和漏区之间发生漏电的现象，改善器件性能，减小工艺难度，使半浮栅器件可用于高速低功耗的应用。
【附图说明】
[0023]为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中:
[0024]图1是采用本发明制造方法制得的半浮栅器件的剖面结构示意图；
[0025]图2是本发明中半浮栅结构的俯视图；
[0026]图3是图2中的A-A方向剖面图；
[0027]图4是图2中的B-B方向剖面图；
[0028]图5是本发明半浮栅器件制造方法的流程示意图；
[0029]图6至图14是本发明半浮栅器件制造方法的各步骤结构示意图。
【具体实施方式】
[0030]下面结合附图，对本发明的【具体实施方式】作进一步的详细说明。
[0031]需要说明的是，在下述的【具体实施方式】中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，所示结构大小并不代表实际尺寸。同时，附图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造中引起的偏差等。例如，刻蚀所得到的曲线通常具有弯曲或者圆润的特点，但在本发明的实施例中，为了方便说明，均以矩形表示。因此，应避免以此作为对本发明的限定来加以理解。
[0032]首先，对槽栅结构半浮栅器件产生漏电现象的原因进行说明。先请参阅图1，其显示按照本发明制造方法所形成的槽栅结构半浮栅器件沿着器件沟道长度方向的结构剖面图。
[0033]如图1所示，本器件实施例的半浮栅器件包括:
[0034]具有第一种掺杂类型的半导体衬底100 ；
[0035]在半导体衬底100内形成的用于器件隔离的场氧化层101，场氧化层101之间形成有源区；
[0036]在半导体衬底100有源区内形成的具有第二种掺杂类型的源区102和漏区103 ；
[0037]在源区102和漏区103之间形成的槽形区域，槽形区域用于形成槽形沟道104，槽形沟道104中源区102和漏区103中间靠近场氧化层101的侧壁还具有经离子注入的沟道阻止层；
[0038]覆盖源区102、漏区103和槽形沟道104形成的第一绝缘层105，第一绝缘层105覆盖槽形沟道104的底面和侧壁；
[0039]在漏区103上方靠近槽形沟道104的第一绝缘层105处形成的浮栅开口区域106 ;
[0040]覆盖第一绝缘层105和浮栅开口区域106形成的第一种掺杂类型的浮栅107，浮栅107全部填充槽形沟道104，浮栅107通过浮栅开口区域106与漏区103相连并形成PN结二极管，浮栅107中的掺杂杂质会通过浮栅开口区域106通过高温扩散至漏区103中并形成第一种掺杂类型的扩散区108，从而使扩散区108与漏区103形成一个PN结二极管；
[0041]覆盖源区102、漏区103和浮栅107表面形成的第二绝缘层109 ；
[0042]覆盖第二绝缘层109形成的与浮栅107相反掺杂的控制栅110。
[0043]本实施例中，控制栅110两侧还形成有栅极侧墙111，源区102和漏区103内还形成有重掺杂源区112和重掺杂漏区113。
[0044]在理想状态下，图1所示的槽栅结构半浮栅器件中，