一种半导体器件及其制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种实施铜互连工艺时在铜互连层上形成覆盖层的方法以及具有该覆盖层的半导体器件。
【背景技术】
[0002]对于半导体器件中的逻辑电路而言，铜互连层的层数达到数层乃至十数层。随着半导体器件特征尺寸的不断减小，各互连层之间的电容性串音的影响日益显著；为了解决电容性串音的问题，在各互连层之间布置低k介电层(其介电常数通常小于4.0)是一种很好的解决问题的方式。如图1A所示，在形成有前端器件的半导体衬底100上形成有自下而上层叠的蚀刻停止层101和低k介电层102，在低k介电层102中形成有与所述前端器件连通的铜互连结构103，在铜互连结构103中形成有铜互连层104。
[0003]在铜互连层104的上方可以形成连通其的另一铜互连层。形成所述另一铜互连层之前，如图1B所示，先在铜互连层104和低k介电层102上形成覆盖层105，以阻止铜互连层104中的铜向与其连通的另一铜互连层所在的另一低k介电层的扩散，同时作为后续蚀刻所述另一低k介电层以在其中形成用于填充所述另一铜互连层的另一铜互连结构时的蚀刻停止层。为了有效抑制铜互连层104中的铜向与其连通的另一铜互连层所在的另一低k介电层的扩散，覆盖层105的材料优选SiCN。形成SiCN的工艺优选等离子体化学气相沉积工艺，其源气体为四甲基硅烷/三甲基硅烷、氨气和氮气，载气为氦气。在上述沉积过程中，由于氨气和氮气的存在(其流量均为某一恒定值)，铜互连层104的顶部会形成化合物CuNx, CuNx中的处于电离态的铜具有较低的活化能，因而易于扩散，进而导致铜互连层104的顶部出现小丘状的隆起，不利于覆盖层105的形成。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层和低k介电层，并在所述低k介电层中形成铜互连层；沉积由两层以上材料构成的覆盖层，以覆盖所述铜互连层和所述低k介电层，其中，所述各层材料中的掺杂元素的含量呈梯次变化。
[0006]进一步，采用等离子体化学气相沉积工艺实施所述沉积。
[0007]进一步，所述沉积的源气体为四甲基硅烷/三甲基硅烷、三甲基硼、氨气和氮气，载气为氦气。
[0008]进一步，所述沉积的工艺参数为:所述四甲基硅烷/三甲基硅烷的流量为位于200-5000sCCm的范围中的预设值恒定不变，所述三甲基硼的流量为从位于200-5000sccm的范围中的预设值起逐渐减小至零,所述氨气的流量为从零开始逐渐增大至位于500-10000sccm的范围中的预设值,所述氮气的流量为从零开始逐渐增大至位于500-10000sccm的范围中的预设值，所述氦气的流量为位于500-10000sccm的范围中的预设值恒定不变，高频功率为300-3000W，低频功率为300-3000W，压力为ImTorr-1OOTorrJja度为 200-450°C。
[0009]进一步，所述三甲基硼的流量为从位于200-5000sccm的范围中的预设值起线性减小至零，所述氨气的流量为从零开始线性增大至位于500-10000sccm的范围中的预设值，所述氮气的流量为从零开始线性增大至位于500-10000sccm的范围中的预设值。
[0010]进一步，所述覆盖层由三层材料构成，所述三层材料为自下而上层叠的SiBC层、SiBCN 层和 SiCN 层。
[0011]进一步，所述覆盖层的硼的含量从下层部分的最大值逐渐减小至上层部分的零，氮的含量从下层部分的零逐渐增大至上层部分的最大值。
[0012]进一步，形成所述铜互连层之前，还包括在所述铜互连层所在的铜互连结构的底部和侧壁上依次形成铜扩散阻挡层和铜种子层的步骤。
[0013]进一步，形成所述铜互连层之后，还包括执行化学机械研磨直至露出所述低k介电层的步骤。
[0014]本发明还提供一种如上述制造方法中的任一方法制造的半导体器件，所述半导体器件包括覆盖形成于半导体衬底之上的低k介电层和所述低k介电层中的铜互连层的由两层以上材料构成的覆盖层，其中，所述各层材料中的掺杂元素的含量呈梯次变化。
[0015]根据本发明，可以有效抑制所述铜互连层中的铜的扩散行为，避免在形成所述覆盖层的过程中出现位于所述铜互连层顶部的小丘状隆起。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A示出了根据现有技术形成连通前端器件层的铜金属互连层之后的器件的示意性剖面图；
[0019]图1B示出了在图1A中示出的铜金属互连层和低k介电层之上形成覆盖层之后的器件的示意性剖面图；
[0020]图2A-图2B为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0021]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的实施铜互连工艺时在铜互连层上形成覆盖层的方法以及具有该覆盖层的半导体器件。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025][示例性实施例]
[0026]下面，参照图2A-图2B和图3来描述根据本发明示例性实施例的方法实施铜互连工艺时在铜互连层上形成覆盖层的详细步骤。
[0027]参照图2A-图2B，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0028]首先，如图2A所示，其示出了根据现有技术在半导体衬底200上形成第一层铜互连层203之后的器件的示意性剖面图。根据现有技术的一个优选实施例，采用双大马士革工艺形成铜互连层203。
[0029]首先，提供半导体衬底200，采用化学气相沉积工艺在半导体衬底200上依次形成蚀刻停止层201和低k介电层202。
[0030]在半导体衬底200上形成有前端器件，为了简化，图例中未予示出。所述前端器件是指实施半导体器件的后端制造工艺(BEOL)之前形成的器件，在此并不对前端器件的具体结构进行限定。所述前端器件包括栅极结构，作为一个示例，栅极结构包括自下而上依次层叠的栅极介电层和栅极材料层。在栅极结构的两侧形成有侧壁结构，在侧壁结构两侧的半导体衬底200中形成有源/漏区，在源/漏区之间是沟道区；在栅极结构的顶部以及源/漏区上形成有自对准硅化物。
[0031]蚀刻停止层201的材料优选SiCN、SiC或SiN，其作为后续蚀刻低k介电层202以在其中形成用于填充铜互连层203的铜互连结构的蚀刻停止层的同时，可以防止铜互连层203中的铜扩散到所述前端器件所在的层间介电层中。
[0032]低k介电层202的构成材料可以选自本领域常见的介电常数(k值)小于4.0的材料，包括但不限于k值为2.5-2.9的娃酸盐化合物(Hydrogen Silsesqu1xane,简称为HSQ)、k值为2.2的甲基娃酸盐化合物(Methyl Silsesqu1xane,简称MSQ)等。通常,采用紫外辐照或者加热等方法使形成的低k介电层202多孔化，以进一步降低低k介电层202的介电常数。
[0033]接下来，在低k介电层202中形成连通所述前端器件的铜互连结构。形成所述铜互连结构的步骤包括:在低k介电层202上依次形成缓冲层和硬掩膜层，缓冲层的作用是在后续研磨形成的铜互连层203时避免机械应力对低k介电层202的多孔化结构造成损伤；