一种集成电路及其制造方法
【技术领域】
[0001]本发明涉及硅半导体技术领域，具体而言涉及一种集成电路及其制造方法。
【背景技术】
[0002]在硅半导体技术领域中，晶体管，特别是金属氧化物硅半导体场效应晶体管(M0SFET)，是集成电路的关键组件。现有主流技术中，晶体管一般包括源极、漏极和栅极三个端子(terminal),并且，其所有的电极(源极、漏极和栅极)和电极的连接端子均位于硅半导体衬底的同一侧。
[0003]随着硅半导体技术工艺节点的不断减小，晶体管等器件的尺寸不断缩小，栅极与源极、漏极之间的距离(space)不断减小，导致整个晶体管的漏电流显著增大，同时栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。作为解决这一瓶颈问题的一个有效解决方案，鳍型场效应晶体管(FinFET)采用导通区两侧表面双栅极设计，可以在一定程度上解决耦合电容的问题，同时也有效地增加了导通电流，但是，该技术具有相当的加工难度，尤其是离子注入参杂要求新型的工艺技术和专用设备；同时，对于对耐压有一定要求的大尺度晶体管设计，仍然存在相当的技术困难。
[0004]因此，为解决上述问题，本发明提出一种新的使用双面双栅极硅晶体管的集成电路以及该集成电路的制造方法。
【发明内容】
[0005]针对现有技术的不足，本发明提出一种新的使用双面双栅极硅晶体管的集成电路以及该集成电路的制造方法，可以降低集成电路中晶体管的漏电流以及晶体管的栅极与源极、漏极之间的稱合电容，提闻晶体管的性能，进而提闻集成电路的性能。
[0006]本发明实施例一提供一种集成电路，包括第一娃半导体衬底、位于所述第一娃半导体衬底上的至少一个双面双栅极硅晶体管与至少一个导电互连组件、以及嵌入所述第一硅半导体衬底内的将所述双面双栅极硅晶体管的侧面绝缘的多个沟槽绝缘体；其中，
[0007]所述双面双栅极硅晶体管包括:位于所述第一硅半导体衬底的第一表面上的第一栅极介电层和位于所述第一栅极介电层之上的第一栅极，位于所述第一娃半导体衬底内的源极和漏极，位于所述第一硅半导体衬底的第二表面上的第二栅极介电层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电层和所述第二栅极两侧的第二栅极侧壁；
[0008]所述导电互连组件包括:穿过所述沟槽绝缘体与位于所述第一硅半导体衬底的第一表面上的所述第一栅极相连的含硅通孔连接柱，位于所述第一硅半导体衬底的第二表面上的连接所述源极的源极连接端子和连接所述漏极的漏极连接端子，位于所述第一硅半导体衬底的第二表面上的连接所述第二栅极的第二栅极连接端子，位于所述第一硅半导体衬底的第二表面上的通过所述含硅通孔连接柱连接所述第一栅极的第一栅极连接端子，以及位于所述第一硅半导体衬底的第二表面之上的至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
[0009]可选地，所述第一栅极和所述第二栅极的材料为多晶硅。
[0010]可选地，所述第一栅极介电层和所述第二栅极介电层的材料为氧化硅。
[0011]可选地，所述第二栅极侧壁的材料为硅化物介电质。
[0012]可选地，所述双面双栅极硅晶体管的源极和漏极由位于所述第一硅半导体衬底内的同种源漏掺杂构成。
[0013]可选地，所述双面双栅极硅晶体管还包括位于所述第二栅极的表面上的金属硅化物，其中，所述第二栅极连接端子通过该金属硅化物与所述第二栅极相连接。
[0014]可选地，所述双面双栅极硅晶体管还包括位于所述含硅通孔连接柱的表面上的金属硅化物，其中所述第一栅极连接端子通过该金属硅化物与所述含硅通孔连接柱相连接。
[0015]可选地，所述双面双栅极硅晶体管还包括位于所述源极和所述漏极的表面上的金属硅化物，其中，所述源极连接端子通过所述源极表面上的金属硅化物与所述源极相连接，所述漏极连接端子通过所述漏极表面上的金属硅化物与所述漏极相连接。
[0016]可选地，所述含硅通孔连接柱为硅锗合金。
[0017]可选地，所述沟槽绝缘体为硅化物介电质。
[0018]进一步地，所述沟槽绝缘体的硅化物介电质为氧化硅、或氮化硅、或氧化硅与氮化硅的复合。
[0019]本发明实施例二提供一种集成电路的制造方法，所述方法包括:
[0020]步骤SlOl:提供第一娃半导体衬底,在所述第一娃半导体衬底的第一表面上形成第一栅极介电层以及位于所述第一栅极介电层上的第一栅极；
[0021]步骤S102:在所述第一硅半导体衬底的第一表面上形成第一介电质覆盖层；
[0022]步骤S103:通过所述第一硅半导体衬底的第二表面在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，在所述多个沟槽绝缘体中的与所述第一栅极在垂直方向上相重合的沟槽绝缘体内形成与所述第一栅极相连的含硅通孔连接柱；
[0023]步骤S104:在所述第一硅半导体衬底的第二表面上形成第二栅极介电质层、位于所述第二栅极介电层之上的第二栅极以及位于所述第二栅极介电质层和所述第二栅极两侧的第二栅极侧壁；
[0024]步骤S105:在所述第一硅半导体衬底的第二表面下形成源极和漏极；
[0025]步骤S106:在所述第一硅半导体衬底的第二表面上形成覆盖所述第二栅极、所述第二栅极侧壁以及所述源极与所述漏极的第二介电质覆盖层，在所述第二介电质覆盖层内形成连接所述源极的源极连接端子、连接所述漏极的漏极连接端子、连接所述第二栅极的第二栅极连接端子、连接所述含硅通孔连接柱的第一栅极连接端子。
[0026]可选地，在所述步骤S102与所述步骤S103之间还包括步骤S1023:在所述第一介电质覆盖层上接合第二硅半导体衬底。
[0027]可选地，在所述步骤S1023与所述步骤S103之间还包括步骤S10233:
[0028]从所述第一硅半导体衬底的第二表面对所述第一硅半导体衬底进行减薄处理。
[0029]可选地，所述步骤S103包括:
[0030]步骤S1031:在所述第一硅半导体衬底内形成贯穿所述第一硅半导体衬底的多个沟槽绝缘体，其中至少一部分所述沟槽绝缘体与所述第一栅极在垂直方向上相重合。
[0031]步骤S1032:在与所述第一栅极在垂直方向上相重合的所述沟槽绝缘体内形成垂直互联通孔；
[0032]步骤S1033:在所述垂直互联通孔内沉积多晶硅填充层，通过平坦化处理去除位于所述第一娃半导体衬底的第二表面上的多晶娃，以形成与所述第一栅极相连的含娃通孔连接柱。
[0033]可选地，所述步骤S105包括:
[0034]步骤S1051:从所述第一娃半导体衬底的第二表面对所述第一娃半导体衬底内的源极和漏极区域进行离子注入处理；
[0035]步骤S1052:对所述第一硅半导体衬底进行退火处理。
[0036]可选地，在所述步骤S105与所述步骤S106之间还包括步骤S1056:
[0037]在位于所述第一硅半导体衬底的第一表面上的所述源极、所述漏极、所述第二栅极和所述含硅通孔连接柱的表面上形成金属硅化物。
[0038]可选地，在所述步骤S106之后还包括步骤S107:
[0039]在所述第一硅半导体衬底的第二表面上形成至少与所述第一栅极连接端子、所述第二栅极连接端子、所述源极连接端子以及所述漏极连接端子其中之一相连接的多个水平互连线。
[0040]本发明的集成电路，由于采用被沟槽绝缘体侧面绝缘的双面双栅极硅晶体管，相对于现有技术，可以降低晶体管的漏电流以及栅极与源极、漏极之间的耦合电容，提高晶体管的性能，进而提高整个集成电路的性能。本发明的集成电路制造方法，用于制造上述集成电路，制得的集成电路同样具有上述优点。
【附图说明】
[0041]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0042]附图中:
[0043]图1为本发明实施例一的集成电路的一种示意性剖视图；
[0044]图