一种集成电路及其制造方法
【技术领域】
[0001]本发明涉及半导体技术领域，具体而言涉及一种集成电路及其制造方法。
【背景技术】
[0002]在半导体技术领域中，射频前端模块(Rad1 Frequency Frond-End Module,简称RF FEM)是无线通信设备(例如手机、平板电脑等)中的关键组件之一，而射频开关器件及集成电路(RF Switch and integrated circuit)又是射频前端模块中的关键器件,需要具有很高的信号保真性和很低的插入损失，良好的线性特征和最小的信号形变。在现有技术中，射频开关通常是采用砷化镓(GaAs)半导体晶体管及电路，其加工制造及封装成本较昂贵。近年来，而且采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOS)作为射频开关器件，已经能够接近或达到砷化镓(GaAs)半导体晶体管的开关性能水平。
[0003]然而，现有技术中采用绝缘体上硅金属氧化物半导体场效应晶体管(SOI M0S)制作的射频开关器件集成电路，仍然存在晶体管源漏极与栅极和互连线与半导体衬底的寄生耦合作用，带来附加的很难消除的寄生电容，而且这种寄生电容会随着开关信号的电压变化而变化，从而进一步影响场效应晶体管的综合开关性能，最终影响整个射频开关器件集成电路的性能。
[0004]因此，为了解决上述问题，本发明提出一种新的包括射频开关器件的集成电路及其制造方法。
【发明内容】
[0005]针对现有技术的不足，本发明提出一种新的集成电路以及该集成电路的制造方法，本发明的集成电路包括串联的晶体管，该串联的晶体管可以作为射频开关器件，该集成电路通过设置在串联晶体管的栅极间的一系列空腔实现漏极与栅极的最低介电绝缘，从而可以降低漏极与栅极间的耦合电容，进而降低开关信号损失和形变，提高集成电路的性能。
[0006]本发明实施例一提供一种集成电路，包括半导体衬底和位于所述半导体衬底上的至少两个依次串连、共享源漏极的晶体管，还包括设置于相邻的两个所述晶体管的共享源漏极上方、栅极之间的密闭腔体；其中，位于首端的晶体管的源极与源极引入互连件接触相连，位于尾端的晶体管的漏极与漏极引出互连件接触相连。
[0007]可选地，所述密闭腔体的顶部由位于所述半导体衬底上的覆盖绝缘层所覆盖，所述覆盖绝缘层内具有位于所述密闭腔体上方的释放通孔，所述释放通孔通过密封塞密封。
[0008]可选地，所述源极引入互连件、所述漏极引出互连件与所述密封塞为同一材料。
[0009]可选地，所述源极引入互连件和所述漏极引出互连件的材料为钨。
[0010]可选地，所述晶体管的源极、漏极以及栅极的上方形成有金属硅化物。
[0011]可选地，所述半导体衬底为单晶硅衬底。
[0012]可选地，所述半导体衬底为绝缘体上硅衬底，包括埋入式绝缘层和位于所述埋入式绝缘层上方的第一衬底以及位于所述埋入式绝缘层下方的第二衬底。
[0013]可选地，所述晶体管的底部由所述埋入式绝缘层所隔离。
[0014]可选地，在所述绝缘体上硅衬底中，所述第一衬底和所述第二衬底的材料为单晶硅，所述埋入式绝缘层的材料为含硅介质材料。
[0015]可选地，所述埋入式绝缘层的材料包括氧化硅和氮化硅中的至少一种。
[0016]可选地，所述半导体衬底包含底部介电层。
[0017]本发明实施例二提供一种集成电路的制造方法，所述方法包括:
[0018]步骤SlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管；
[0019]步骤S102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层；
[0020]步骤S103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层；
[0021]步骤S104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔；
[0022]步骤S105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体；
[0023]步骤S106:在所述释放通孔内形成密封塞，以形成密闭腔体；
[0024]步骤S107:在所述覆盖绝缘层内形成与位于首端的所述晶体管的源极相连的源极引入互连件以及与位于尾端的所述晶体管的漏极相连的漏极引出互连件。
[0025]可选地，在所述步骤SlOl与所述步骤S102之间还包括步骤S1012:
[0026]在所述晶体管的源极、漏极以及栅极的上方形成金属硅化物。
[0027]可选地，所述源极引入互连件、所述漏极引出互连件与所述密封塞为同一材料。
[0028]本发明实施例二还提供另一种集成电路的制造方法，所述方法包括:
[0029]步骤TlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管；
[0030]步骤T102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层；
[0031]步骤T103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层；
[0032]步骤T104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔以及位于所述位于首端的晶体管的源极与位于所述位于尾端的晶体管的漏极的上方通孔；
[0033]步骤T105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体；
[0034]步骤T106:在所述释放通孔内形成密封塞以形成密闭腔体，并在所述通孔内形成与所述位于首端的晶体管的源极相连的源极引入互连件以及与所述位于尾端的晶体管的漏极相连的漏极引出互连件。
[0035]可选地，在所述步骤TlOl与所述步骤T102之间还包括步骤T1012:在所述晶体管的源极、漏极以及栅极的上方形成金属硅化物。
[0036]本发明的集成电路，包括串联的晶体管以及位于串联的晶体管的栅极之间的密闭腔体，可以实现晶体管的漏极与栅极的低介电绝缘，从而降低漏极与栅极间的耦合电容，提高集成电路的性能。本发明的集成电路的制造方法，可以制备包括串联的晶体管以及位于串联的晶体管的栅极之间的密闭腔体的集成电路，通过密闭腔体实现晶体管的漏极与栅极的低介电绝缘，因此可以降低漏极与栅极间的耦合电容，提高集成电路的性能。
【附图说明】
[0037]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0038]附图中:
[0039]图1A为本发明实施例一的集成电路的一种示意性剖视图；
[0040]图1B为本发明实施例一的集成电路的另一种示意性剖视图；
[0041]图2A至2D为本发明实施例二的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；
[0042]图3为本发明实施例二的一种集成电路的制造方法的示意性流程图；
[0043]图4为本发明实施例二的另一种集成电路的制造方法的示意性流程图。
【具体实施方式】
[0044]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0045]应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0046]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0047]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语