意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0048]在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0049]这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0050]为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0051]实施例一
[0052]本实施例的集成电路，可以为仅包括射频开关器件的集成电路，可以为同时包括射频开关器件和其他器件的集成电路，还可以为其他各种类型的集成电路。本实施例的集成电路包括串联的晶体管，在串联晶体管的栅极间具有一系列密闭腔体(微真空腔体)，因而可以实现漏极与栅极的最低介电绝缘，从而降低漏极与栅极间的耦合电容，提高集成电路的性能。其中，串联的晶体管可以用于实现射频开关器件的功能。
[0053]本实施例的集成电路的一种典型结构，如图1A所示，该集成电路包括半导体衬底100和设置于该半导体衬底100上的至少两个(图1A示出了 4个)依次串连、共享源漏极的晶体管101，还包括设置于相邻的两个晶体管的共享源漏极1011上方的密闭腔体105，并且所述密闭腔体105位于该相邻的两个晶体管的栅极103之间。其中，位于首端的晶体管的源极1012与源极引入互连件1071接触相连，位于尾端的晶体管的漏极1013与漏极引出互连件1072接触相连。
[0054]具体地,密闭腔体105的顶部由覆盖绝缘层106所覆盖,覆盖绝缘层106内具有位于密闭腔体105上方的释放通孔1051，释放通孔1051通过密封塞1052密封，如图1A所示。密闭腔体105的内部可以为真空或微真空状态，也可填充有气体。由于密闭腔体105的介电常数低于普通的层间介电层(例如:覆盖绝缘层106)的介电常数，因此可以实现漏极与栅极的低介电绝缘，从而降低漏极(主要指共享源漏极1011)与栅极103之间的耦合电容，提闻集成电路的性能。
[0055]其中，本实施例的集成电路还可以包括位于源漏极以及栅极上方的金属硅化物1031，如图1A所示。
[0056]在本实施例中，该至少两个串联的晶体管101可以用于实现射频开关器件。晶体管101可以为金属氧化物半导体场效应晶体管(MOSFET)或其他类型的晶体管。该至少两个串联的晶体管101可以排列成条形或其他形状。晶体管101还包括栅极绝缘层102、栅极侧壁104等组件，如图1A所示。此外，本实施例的集成电路，除该至少两个串联的晶体管101外，还可以包括其他晶体管201、浅沟槽隔离、以及其他各种可行的组件。
[0057]在本实施例中，半导体衬底100可以为单晶硅衬底。可选地，所述半导体衬底100包含底部介电层，以提高器件性能。
[0058]示例性地，源极引入互连件1071与漏极引出互连件1072由与晶体管的源极和漏极相接触的垂直互连件构成。其中，所述垂直互连件与密封塞1052可以为同一材料。可选地，所述垂直互连件的材料为钨。
[0059]本实施例的集成电路的另一种结构的剖视图如图1B所示，在该结构中，除了半导体衬底100外，其他部分与图1A所示的实施例完全相同。
[0060]在图1B所示例的结构中，半导体衬底100为绝缘体上硅(SOI)衬底，包括埋入式绝缘层1001和位于埋入式绝缘层1001上方的第一衬底以及位于埋入式绝缘层下方的第二衬底。晶体管101的底部由埋入式绝缘层1001 (也称底部绝缘层)所隔离。
[0061]在半导体衬底100中，位于埋入式绝缘层1001上方和下方的第一和第二衬底的材料为单晶硅，埋入式绝缘层1001的材料为含硅介质材料。进一步地，埋入式绝缘层1001的材料包括氧化硅和氮化硅中的至少一种。
[0062]本实施例的集成电路，包括串联的晶体管以及位于串联晶体管的栅极之间的密闭腔体，可以实现晶体管的漏极与栅极的低介电绝缘，从而降低漏极与栅极间的耦合电容，提高集成电路的性能。
[0063]实施例二
[0064]本发明实施例的集成电路的制造方法，用于制造实施例一所述的集成电路。
[0065]下面，参照图2A-图2D以及图3来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图2A至2D为本发明实施例的一种集成电路的制造方法的相关步骤形成的图形的示意性剖视图；图3为本发明实施例的一种集成电路的制造方法的一种示意性流程图。
[0066]示例性地，本实施例的一种集成电路的制造方法，包括如下步骤:
[0067]步骤Al:提供半导体衬底100，在半导体衬底100内形成至少两个依次串联、源漏极共享的晶体管的源极和漏极。该源极和漏极包括:位于首端的晶体管的源极1012、位于尾端的晶体管的漏极1013以及相邻的两个晶体管的共享源漏极1011。
[0068]其中，半导体衬底100可以为普通衬底或SOI衬底。
[0069]步骤A2:在所述半导体衬底100上形成晶体管的栅极介电层102、栅极103和栅极侧壁104。其中，栅极介电层102、栅极103和栅极侧壁104构成的栅极结构位于源极与漏极之间。
[0070]可选地，在源漏极以及栅极103的上方形成金属硅化物1031。
[0071]步骤A3:在相邻的两个晶体管的共享源漏极之上、栅极之间形成牺牲介质层
1050。
[0072]其中，牺牲介质层1050可以为条形或其他各种可行的形状。
[0073]步骤A4:在半导体衬底上形成覆盖该牺牲介质层1050、晶体管的栅极103以及位于首端的晶体管的源极1012、位于尾端的晶体管的漏极1013的覆盖绝缘层106。
[0074]经过步骤Al至A4，形成的图形如图2A所示。其中，通过步骤Al和A2形成了至少两个依次串联、源漏极共享的晶体管，如图2A中101所示；在步骤Al至A2中，还可以同时形成其他晶体管，例如图2A中示出的晶体管201。
[0075]步骤A5:在所述覆盖绝缘层106内形成位于所述牺牲介质层上方的释放通孔
1051。
[0076]其中，形成释放通孔1051的方法可以为刻蚀法或其他合适的方法。
[0077]步骤A6:通过所述释放通孔1051将牺牲介质层1050去除，形成具有开口的腔体105，。
[0078]示例性地，去除牺牲介质层1050的方法为湿法刻蚀或其他合适的方法。
[0079]经过步骤A5和A6，形成的图形如图2B所示。
[0080]步骤A7:在所述释放通孔1051内形成密封塞1052，以形成密闭腔体105，如图2C所示。
[0081]示例性地，形成密封塞1052的方法为填充介电材料并进行CMP，或其他合适的方法。
[0082]步骤AS:在所述覆盖绝缘层106内形成与位于首端的晶体管的源极1012相连的源极引入互连件1071和与位于尾端的晶体管的漏极1013相连的漏极引出互连件1072，如图2D所示。
[0083]其中，源极引入互连件1071和漏极引出互连件1072可以为垂直互连件，形成的方法可以为:在覆盖绝缘层106内刻蚀形成接触孔，然后在接触孔内填充导电材料并通过CMP去除多余的导电材料。
[0084]在本步骤中，还可以同时形成用于连接晶体管201的互连结构，如图2D所示。
[0085]至此，完成了本实施例的一种集成电路的制造方法的关键步骤的介绍，在步骤A8之后，还可以包括其他步骤，例如形成介电层的步骤、形成电阻、电感等无源器件的步骤