功率集成器件及其制作方法
【技术领域】
[0001]本发明涉及半导体技术领域，特别是涉及一种功率集成器件及其制作方法。
【背景技术】
[0002]随着科技的进步，高科技智能集成电路发展的速度越来越快，推动这项产业发展的动力就是人们希望的生活便捷，这就需要将原本很多的管芯集成到一个封装模块上，这样就可以起到小型便捷的目的，细分到半导体领域就是所谓的功率集成器件(CDM0S)。CDMOS可以将功能逻辑模块(CMOS)和高压功率模块(DMOS)集成到一个封装模块上，大大地提高了器件的集成度。
[0003]传统的CDMOS产品都是在一重掺杂的基底上形成CMOS和DM0S。由于N型基底的导电离子为电子，相对导电离子为空穴的P型基底，其导电能力更强，较广泛的应用在CDMOS产品。现有生产工艺中，N型基底一般为锑(Sb)掺杂，但是锑与基底背面的金属层(作为DMOS的漏极)的接触电阻很大，为了减少接触电阻，进而减少导通电阻，在制作漏极金属层之前需要增加背面注入与退火工艺，但是这样却增加了 CDMOS产品的生产成本，延长了CDMOS产品的制作周期。
[0004]结合图1-图3所示，现有技术中CDMOS产品的具体制作流程为:
[0005]1、在硅半导体中掺杂锑形成重掺杂的N型基底10 ’，并在基底10 ’的正面掺杂磷生长一层初始外延层(图中未不出)；
[0006]2、将基底放在充满二氯二氢硅跟氨气的低压炉管中，由二氯二氢硅跟氨气反应在基底的正面和背面均生长一层氮化硅介质膜20丨;因为氮化硅的应力很大，容易产生裂片，为了改善氮化硅的应力，在基底上形成氮化硅介质膜20丨之前，还可以通过热氧化工艺在基底W的正面和背面均生成一层薄的垫氧介质膜30 '；
[0007]3、图形化基底10'正面的氮化硅和垫氧复合层，形成复合层的图案，并以所述复合层的图案为掩膜，向基底10丨中掺杂离子形成CDMOS的P型埋层40丨；
[0008]4、用热磷酸进行湿法刻蚀，完全去除基底10丨正面和背面的氮化硅和垫氧复合层；
[0009]5、在基底1(Γ的正面再生长一层薄的外延层5(Γ，至此完成CDMOS产品埋层的制作；
[0010]6、然后开始有源区、多晶层、N型源漏、P型源漏、接触孔等的制作，图中均为示出；
[0011]7、做背面注入与退火；
[0012]8、在基底10的背面形成漏极金属层(图中未示出)。
【发明内容】
[0013]本发明提供一种功率集成器件及其制作方法，用以解决制作基底背面金属层之前需要增加背面注入与退火工艺，以减少基底掺杂离子和金属层的接触电阻，但是却增加了CDMOS产品的生产成本，延长了 CDMOS产品的制作周期的问题。
[0014]为解决上述技术问题，本发明提供一种功率集成器件的制作方法，包括:
[0015]向半导体基底中掺杂第一离子，形成第一导电类型的重掺杂基底；
[0016]在所述重型掺杂基底的背面形成金属层；
[0017]其中，所述第一离子和金属层的接触形成低接触电阻。
[0018]同时，本发明还提供一种功率集成器件，包括:
[0019]第一导电类型的重掺杂基底，所述重掺杂基底中掺杂有第一离子；
[0020]金属层，形成在所述重型掺杂基底的背面；
[0021]其中，所述第一离子和金属层的接触形成低接触电阻。
[0022]本发明的上述技术方案的有益效果如下:
[0023]上述技术方案中，通过改变功率集成器件基底的掺杂离子，使其和基底背面的金属层的接触形成低接触电阻，从而省略了基底背面注入与退火工艺，降低了 CDMOS产品的生产成本，缩短了 CDMOS产品的制作周期。
【附图说明】
[0024]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0025]图1-图3表示现有技术中功率集成器件的制作过程示意图；
[0026]图4表示本发明实施例中功率集成器件的制作流程图；
[0027]图5-图7表示本发明实施例中功率集成器件的制作过程示意图。
【具体实施方式】
[0028]下面将结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
[0029]对于CDMOS产品，其包括集成在基底上的CMOS和DMOS。除了 VDMOS的漏极形成在基底的背面外，CDMOS的其他结构(包括有源区、P型源漏、N型源漏、多晶层、接触孔等)均形成在基底的正面。
[0030]其中，根据掺杂离子的不同，基底分为P型基底和N型基底，由于N型基底的导电离子为电子，相对导电离子为空穴的P型基底，其导电能力更强，被广泛应用在CDMOS产品中。现有生产工艺中，N型基底一般为锑(Sb)掺杂，但是锑与基底背面的漏极金属层的接触电阻很大。为了减少接触电阻，进而减小VDMOS的导通电阻，在制作漏极金属层之前需要增加背面注入与退火工艺。但是这样却增加了 CDMOS产品的生产成本，延长了 CDMOS产品的制作周期。
[0031]实施例一
[0032]如图4所示，为了解决上述技术问题，本实施例中提供一种功率集成器件的制作方法，包括:
[0033]步骤S1、向半导体基底中掺杂第一离子，形成第一导电类型的重掺杂基底；
[0034]步骤S2、在所述重型掺杂基底的背面形成金属层；
[0035]其中，所述第一离子和金属层的接触形成低接触电阻。
[0036]上述技术方案中，通过改变功率集成器件基底的掺杂离子，使其和基底背面的金属层的接触形成低接触电阻，从而省略了基底背面注入与退火工艺，降低了 CDMOS产品的生产成本，缩短了 CDMOS产品的制作周期。
[0037]具体的，所述重掺杂基底可以选择N型半导体基底，能够为CDMOS产品提供更小的导通电阻。
[0038]进一步地，当所述半导体基底为硅半导体基底时，所述第一离子可以选择砷(As)离子，因为砷离子和金属层的接触电阻仅为锑(Sb)离子和金属层的接触电阻的1/5，形成低接触电阻，从而可以减小VDMOS的导通电阻，提高CDMOS产品的性能。同时，由于不需要增加基底背面注入与退火工艺来减小导通电阻，从而降低了 CDMOS产品的生产成本，缩短了 CDMOS产品的制作周期。
[0039]由于CDMOS产品可以同时包括P型CMOS、N型CMOS、P型DMOS和N型DM0S，为了在同一基底上同时形成P型MOS和N型MOS，CDMOS产品还需要包括第二导电类型的重掺杂埋层。进一步地，为了提高CDMOS的击穿电压，在第二导电类型的重掺杂埋层的上方形成第二导电类型的轻掺杂外延层。
[0040]对于掺杂砷离子的N型重掺杂硅半导体基底，由于砷离子的原子量较轻，在第二导电类型的轻掺杂外延层的形成过程中，高温环境会使得砷离子扩散到周围空气中，与反应气体融合沉积到重掺杂基底的正面，影响轻掺杂外延层的电阻率值和均匀性，产生自掺杂效应。
[0041]为了防止砷离子的自掺杂效应对轻掺杂外延层产生影响，优选的，通过以下步骤形成同导电类型的重掺杂埋层和轻掺杂外延层:
[0042]在所述重掺杂基底和所述金属层之间形成第一阻挡层薄膜，在所述重掺杂基底的正面形成第二阻挡层薄膜；
[0043]图形化所述第二阻挡层，形成第二阻挡层的图案；
[0044]以所述第二阻挡层图案为掩膜，向所述重掺杂基底掺杂第二离子，形成第二导电类型的重掺杂埋层；
[0045]去除第二阻挡层。
[0046]通过上述步骤即可在重掺杂基底的正面形成重掺杂埋层，且重掺杂埋层的导电类型与重掺杂基底的导电类型不同。例如:对于N型重掺杂基底，其上形成P型重掺杂埋层，所述第二离子可以选择硼离子。
[0047]然后，在所述重掺杂埋层的上方形成第二导电类型的轻掺杂外延层，其导电类型与重掺杂埋层的导电类型相同。由于在重掺杂基底和金属层之间形成有第一阻挡层，在形成第二导电类型的轻掺杂外延层中，第一阻挡层可以有效防止砷(AS)离子在高温环境下扩散到周围环境中，与反应气体融合沉积到重掺杂基底正面，影响第二导电类型的轻掺杂外延层的质量，从而防止了砷(AS)离子的自掺杂效应对轻掺杂外延层产生影响。
[0048]本实施例中通过一