、形成MEMS器件的步骤、以及进行划片、封装的步骤等，这些步骤均可以参照现有技术中的各种方法来实现，此处不再赘述。需要解释的是，本发明各实施例的“集成电路”一词，不仅包括具有独立功能的集成电路产品，还包括集成电路中间产品和半成品。
[0086]图3示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括:
[0087]步骤SlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管；
[0088]步骤S102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层；
[0089]步骤S103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层；
[0090]步骤S104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔；
[0091]步骤S105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体；
[0092]步骤S106:在所述释放通孔内形成密封塞，以形成密闭腔体；
[0093]步骤S107:在所述覆盖绝缘层内形成与位于首端的所述晶体管的源极相连的源极引入互连件以及与位于尾端的所述晶体管的漏极相连的漏极引出互连件。
[0094]除了上述描述的一种集成电路的制造方法外，本实施例还可以提供另一种集成电路的制造方法。这一方法与上述的方法的不同之处主要在于，在形成密封塞1052的同时形成源极引入互连件1071和漏极引出互连件1072。
[0095]下面，参照图4，简要介绍本实施例的另一种集成电路的制造方法如下。该方法也可以用于制造实施例一所述的集成电路，主要包括如下步骤:
[0096]步骤TlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管；
[0097]步骤T102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层；
[0098]步骤T103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层；
[0099]步骤T104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔以及位于所述位于首端的晶体管的源极与位于所述位于尾端的晶体管的漏极的上方通孔；
[0100]步骤T105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体；
[0101]步骤T106:在所述释放通孔内形成密封塞以形成密闭腔体，并在所述通孔内形成与所述位于首端的晶体管的源极相连的源极引入互连件以及与所述位于尾端的晶体管的漏极相连的漏极引出互连件。
[0102]其中，在所述步骤TlOl与所述步骤T102之间还可以包括步骤T1012:
[0103]在所述晶体管的源极、漏极以及栅极的上方形成金属硅化物。
[0104]在本实施例的集成电路的制造方法中，所制得的集成电路的结构以及各部件所采用的材料等，可参照实施例一，同样可以延伸至基于SOI的同型晶体管串联结构，此处不再
--赘述。
[0105]本实施例的上述两种集成电路的制造方法，可以制备包括串联的晶体管以及位于串联的晶体管的栅极之间的密闭腔体的集成电路，通过密闭腔体实现晶体管的漏极与栅极的低介电绝缘，因此可以降低漏极与栅极间的耦合电容，提高集成电路的性能。
[0106]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【主权项】
1.一种集成电路，其特征在于，包括半导体衬底和位于所述半导体衬底上的至少两个依次串连、共享源漏极的晶体管，还包括设置于相邻的两个所述晶体管的共享源漏极上方、栅极之间的密闭腔体；其中，位于首端的晶体管的源极与源极引入互连件接触相连，位于尾端的晶体管的漏极与漏极弓I出互连件接触相连。
2.如权利要求1所述的集成电路，其特征在于，所述密闭腔体的顶部由位于所述半导体衬底上的覆盖绝缘层所覆盖，所述覆盖绝缘层内具有位于所述密闭腔体上方的释放通孔，所述释放通孔通过密封塞密封。
3.如权利要求2所述的集成电路，其特征在于，所述源极引入互连件、所述漏极引出互连件与所述密封塞为同一材料。
4.如权利要求1所述的集成电路，其特征在于，所述源极引入互连件和所述漏极引出互连件的材料为钨。
5.如权利要求1所述的集成电路，其特征在于，所述晶体管的源极、漏极以及栅极的上方形成有金属娃化物。
6.如权利要求1所述的集成电路，其特征在于，所述半导体衬底为单晶硅衬底。
7.如权利要求1所述的集成电路,其特征在于,所述半导体衬底为绝缘体上硅衬底,包括埋入式绝缘层和位于所述埋入式绝缘层上方的第一衬底以及位于所述埋入式绝缘层下方的第二衬底。
8.如权利要求7所述的集成电路，其特征在于，所述晶体管的底部由所述埋入式绝缘层所隔离。
9.如权利要求7所述的集成电路，其特征在于，在所述绝缘体上硅衬底中，所述第一衬底和所述第二衬底的材料为单晶硅，所述埋入式绝缘层的材料为含硅介质材料。
10.如权利要求9所述的集成电路，其特征在于，所述埋入式绝缘层的材料包括氧化硅和氮化硅中的至少一种。
11.如权利要求1所述的集成电路，其特征在于，所述半导体衬底包含底部介电层。
12.—种集成电路的制造方法，其特征在于，所述方法包括: 步骤SlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管； 步骤S102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层； 步骤S103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层； 步骤S104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔； 步骤S105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体； 步骤S106:在所述释放通孔内形成密封塞，以形成密闭腔体； 步骤S107:在所述覆盖绝缘层内形成与位于首端的所述晶体管的源极相连的源极引入互连件以及与位于尾端的所述晶体管的漏极相连的漏极引出互连件。
13.如权利要求12所述集成电路的制造方法，其特征在于，在所述步骤SlOl与所述步骤S102之间还包括步骤S1012: 在所述晶体管的源极、漏极以及栅极的上方形成金属硅化物。
14.如权利要求12所述集成电路的制造方法，其特征在于，所述源极引入互连件、所述漏极引出互连件与所述密封塞为同一材料。
15.一种集成电路的制造方法，其特征在于，所述方法包括: 步骤TlOl:提供半导体衬底，在所述半导体衬底内形成至少两个依次串联、源漏极共孚的晶体管； 步骤T102:在相邻的两个所述晶体管的共享源漏极之上、栅极之间形成牺牲介质层； 步骤T103:形成覆盖所述牺牲介质层、所述晶体管的栅极、位于首端的晶体管的源极以及位于尾端的晶体管的漏极的覆盖绝缘层； 步骤T104:在所述覆盖绝缘层内形成位于所述牺牲介质层上方的释放通孔以及位于所述位于首端的晶体管的源极与位于所述位于尾端的晶体管的漏极的上方通孔； 步骤T105:通过所述释放通孔将所述牺牲介质层去除，以形成具有开口的腔体； 步骤T106:在所述释放通孔内形成密封塞以形成密闭腔体，并在所述通孔内形成与所述位于首端的晶体管的源极相连的源极引入互连件以及与所述位于尾端的晶体管的漏极相连的漏极引出互连件。
16.如权利要求15所述集成电路的制造方法，其特征在于，在所述步骤TlOl与所述步骤T102之间还包括步骤T1012: 在所述晶体管的源极、漏极以及栅极的上方形成金属硅化物。
【专利摘要】本发明提供一种集成电路及其制造方法，涉及半导体技术领域。本发明的集成电路，包括串联的晶体管以及位于串联的晶体管的栅极之间的密闭腔体，可以实现晶体管的漏极与栅极的低介电绝缘，从而降低漏极与栅极间的耦合电容，提高集成电路的性能。本发明的集成电路的制造方法，用于制造上述集成电路，制备的集成电路同样具有上述优点。
【IPC分类】H01L27-04, H01L21-77
【公开号】CN104810364
【申请号】CN201410037719
【发明人】黄河, 克里夫·德劳利
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2015年7月29日
【申请日】2014年1月26日
【公告号】US20150214296