片式电子组件及其制造方法
【专利说明】片式电子组件及其制造方法
[0001]本申请要求于2014年3月18日在韩国知识产权局提交的第10-2014-0031377号韩国专利申请的权益，该申请的公开通过引用包含于此。
技术领域
[0002]本公开涉及一种片式电子组件及其制造方法。
【背景技术】
[0003]作为片式电子组件之一的电感器是与电阻器和电容器一起形成电子电路以去除噪声的典型的无源元件。这样的电感器可使用电磁特性与电容器结合以构成放大特定频带的信号的谐振电路、滤波电路等。
[0004]近来，随着诸如各种通信装置、显示装置等的信息技术(IT)的小型化和纤薄化的趋势增长，对用于使应用于IT装置的诸如电感器、电容器、晶体管等各种元件小型化和纤薄化的技术的研究已经不断地进行。电感器也已经迅速地被具有小尺寸、高密度以及能够自动表面安装的片所取代，通过混合磁性粉末和树脂并将该混合物施用于线圈图案(线圈图案通过镀覆形成在薄膜绝缘基板的上表面和下表面上)来形成的薄型电感器的开发已经进行。
[0005]作为电感器的主要性能的直流(DC)电阻Rdc可根据线圈的横截面积的增大而减小。因此，为了减小直流电阻Rdc和增大电感，需要增大电感器的内线圈的横截面积。
[0006]增大线圈的横截面积的方法可包括两种方法，S卩，增大线圈的宽度的方法和增大线圈的厚度的方法。
[0007]在增大线圈的宽度的情况下，线圈部之间会发生短路的可能性会增加，且电感器片中能够实现的匝数会受到限制，从而导致由磁性材料占据的区域的减小，使得会造成效率的降低，并且高电感产品的实现会受限制。
[0008]因此，在薄型电感器的内线圈中，已经需要通过增大线圈的厚度而具有高的高宽比(AR)的结构。内线圈的高宽比(AR)表示通过线圈的厚度除以线圈的宽度得到的值。因此，当线圈的厚度的增加量大于线圈的宽度的增加量时，高宽比(AR)会增大。
[0009]为了实现内线圈的高的高宽比(AR)，需要抑制线圈在宽度方向上的生长，且需要加快线圈在厚度方向上的生长。
[0010]根据现有技术，在使用阻镀剂执行图案镀覆方法时，为了形成具有大的厚度的线圈，阻镀剂需要具有大的厚度。然而，在这种情况下，由于为了维持阻镀剂的形式，阻镀剂需要具有预定的宽度或更大的宽度，因此线圈部之间的间距会增大。
[0011]另外，在根据现有技术执行电镀法时，由于线圈不仅在其宽度方向上生长而且在其厚度方向上生长的各向同性生长现象，因此线圈部之间发生短路且实现高的高宽比(AR)会存在限制。
[0012]【现有技术文献】
[0013](专利文献I)日本专利公开公布号2006-278479
【发明内容】
[0014]本公开的一方面可提供一种具有通过与线圈的宽度相比增大线圈的厚度而能够防止线圈部之间发生短路并实现高的高宽比(AR)的结构的片式电子组件及其制造方法。
[0015]根据本公开的一方面，一种片式电子组件可包括:磁性主体,包括绝缘基板；内线圈部，形成在绝缘基板的至少一个表面上；以及外电极，形成在磁性主体的一个端表面上，并连接到内线圈部，其中，内线圈部包括形成在绝缘基板上的第一线圈图案、形成以覆盖第一线圈图案的第二线圈图案以及形成在第二线圈图案上的第三线圈图案。
[0016]第二线圈图案可被形成为使得第二线圈图案在宽度方向和厚度方向上生长。
[0017]第三线圈图案可被形成为使得第三线圈图案仅在厚度方向上生长。
[0018]可通过各向同性镀覆来形成第二线圈图案，且可通过各向异性镀覆来形成第三线圈图案。
[0019]当从绝缘基板的一个表面到第二线圈图案的镀覆线的第二线圈图案的厚度被定义为A且从第二线圈图案的镀覆线到第三线圈图案的镀覆线的第三线圈图案的厚度被定义为B时，B/A可为0.1至20.0。
[0020]内线圈部可包含从由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)和钼(Pt)组成的组中选择的一种或更多种。
[0021]第一线圈图案、第二线圈图案和第三线圈图案可由相同的金属形成。
[0022]内线圈部的高宽比可为1.2或更大。
[0023]根据本公开的另一方面，一种片式电子组件可包括:磁性主体,包括绝缘基板；内线圈部，形成在绝缘基板的至少一个表面上；以及外电极，形成在磁性主体的一个端表面上并连接到内线圈部，其中，内线圈部包括形成在绝缘基板上的图案镀层、覆盖图案镀层的各向同性镀层以及形成在各向同性镀层上的各向异性镀层。
[0024]当从绝缘基板的一个表面到各向同性镀层的镀覆线的各向同性镀层的厚度被定义为A且从各向同性镀层的镀覆线到各向异性镀层的镀覆线的各向异性镀层的厚度被定义为B时，B/A可为0.1至20.0。
[0025]根据本公开的另一方面，一种片式电子组件的制造方法可包括下述步骤:在绝缘基板的至少一个表面上形成内线圈部；在其上形成有内线圈部的绝缘基板的上部和下部上堆叠磁性层以形成磁性主体；以及在磁性主体的至少一个端表面上形成外电极以连接到内线圈部，其中，形成内线圈部的步骤包括在绝缘基板上形成第一线圈图案，形成第二线圈图案以覆盖第一线圈图案以及在第二线圈图案上形成第三线圈图案。
[0026]形成第一线圈图案的步骤可包括在绝缘基板上形成具有用于形成第一线圈图案的开口的阻镀剂，填充用于形成第一线圈图案的开口以形成第一线圈图案以及去除阻镀剂。
[0027]可通过在第一线圈图案上执行各向同性的电镀来形成第二线圈图案。
[0028]可通过在第二线圈图案上执行各向异性的电镀来形成第三线圈图案。
[0029]当从绝缘基板的一个表面到第二线圈图案的镀覆线的第二线圈图案的厚度被定义为A且从第二线圈图案的镀覆线到第三线圈图案的镀覆线的第三线圈图案的厚度被定义为B时，B/A可为0.1至20.0。
[0030]内线圈部可包含从由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)和钼(Pt)组成的组中选择的一种或更多种。
[0031]内线圈部的高宽比可为1.2或更大。
【附图说明】
[0032]通过下面结合附图进行的详细描述，本公开的上述和其他方面、特征和其他优点将被更加清楚地理解，在附图中:
[0033]图1是示出根据本公开的示例性实施例的片式电子组件的示意性透视图，其中示出了内线圈部；
[0034]图2是沿图1的线1-1’截取的剖视图；
[0035]图3是示出图2的部分A的示例的放大示意图；
[0036]图4是示出根据本公开的示例性实施例的片式电子组件的制造方法的流程图；以及
[0037]图5至图9是顺序地示出根据本公开的示例性实施例的片式电子组件的制造方法的图。
【具体实施方式】
[0038]现在将参照附图来详细描述本公开的示例性实施例。
[0039]然而，本公开可以以许多不同的形式来举例说明，并且不应被解释为局限于在此阐述的特定实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达本公开的范围。
[0040]在附图中，为了清楚起见，会夸大元件的形状和尺寸，相同的附图标记将始终用于指示相同或相似的元件。
[0041]片式电子组件
[0042]在下文中，将描述根据本公开的示例性实施例的片式电子组件。具体地，将描述薄型电感器，但是本公开不限于此。
[0043]图1是示出根据本公开的示例性实施例的片式电子组件的示意性透视图，其中示出了内线圈部。图2是沿图1的线1-1’截取的剖视图。图3是示出图2的部分A的示例的示意性放大图。
[0044]参照图1和图2，作为