密度、镀覆液的浓度和镀覆速度等，使得第三线圈图案43可由具有仅在厚度方向T上生长同时其在宽度方向W上的生长被抑制的形状的各向异性镀层形成。
[0085]如上所述，在绝缘基板20上形成第一线圈图案41 ( S卩，图案镀层)，形成覆盖第一线圈图案41的第二线圈图案42(即，各向同性镀层)，在第二线圈图案42上形成第三线圈图案43 (即，各向异性镀层)，从而可防止在线圈部之间发生短路，同时可加速线圈在厚度方向上的生长以实现具有例如1.2或更大的高宽比AR(T/W)的高的高宽比(AR)的内线圈部40。
[0086]当从绝缘基板20的一个表面到第二线圈图案42的镀覆线的第二线圈图案42的厚度被定义为A且从第二线圈图案42的镀覆线到第三线圈图案43的镀覆线的第三线圈图案43的厚度被定义为B时，B/A可为0.1至20.0。
[0087]在B/A小于0.1的情况下，由于第二线圈图案的各向同性生长，因此会出现诸如线圈部之间的短路的缺陷，并且提高线圈的高宽比(AR)会存在限制。同时，为了形成使得B/A超过20.0的内线圈部40，需要高地生长作为各向异性镀层的第三线圈图案43。然而，由于线圈的横截面积可在镀覆过程期间不断地改变，因此会难以长时间不断地执行各向异性镀覆，从而会限制以B/A超过20.0这样的方式来形成内线圈部40且会增加制造成本。
[0088]第二线圈图案42和第三线圈图案43可由具有优异导电率的金属形成，例如，由银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)或钼(Pt)或它们的合金等形成。
[0089]第一线圈图案41、第二线圈图案42和第三线圈图案43可由相同的金属形成，优选地,可由铜(Cu)形成。
[0090]可通过在绝缘基板20的一部分中形成孔并用导电材料填充该孔来形成通路电极45，且形成在绝缘基板20的一个表面上的内线圈部40和形成在绝缘基板20的另一个表面上的内线圈部40可通过通路电极45彼此电连接。
[0091]可通过在绝缘基板20的中心部分上执行钻孔工艺、激光工艺、喷砂工艺或冲孔工艺等来在绝缘基板20的中心部分中形成贯穿绝缘基板20的孔。
[0092]在形成内线圈部40之后，可形成包覆内线圈部40的绝缘层30。可通过诸如丝网印刷法、光致抗蚀剂(PR)的曝光和显影法、喷涂法等本领域已知的方法来形成绝缘层30，但本公开不限于此。
[0093]接着，可在其上形成有内线圈部40的绝缘基板20的上部和下部上堆叠磁性层以形成磁性主体50。
[0094]可通过在绝缘基板20的两个表面上堆叠磁性层并通过层压法或等静压法压制堆叠的磁性层来形成磁性主体50。在这种情况下，可形成芯部55，使得可用磁性材料填充孔。
[0095]接着，可形成外电极80以连接到暴露于磁性主体50的至少一个端表面的内线圈部40。
[0096]外电极80可由包含具有优异的导电率的金属的膏形成，例如，由单独包含镍(Ni)、铜(Cu)、锡(Sn)或银(Ag)或它们的合金的导电膏形成。除印刷法外，可根据外电极的形状通过浸溃法等来形成外电极80。
[0097]将省略与根据上述本公开的不例性实施例的片式电子组件的特征相同特征的描述。
[0098]如上所述，在根据本公开的示例性实施例的片式电子组件中，可实现通过与线圈的宽度相比增大线圈的厚度而能够防止线圈部之间发生短路并具有高的高宽比(AR)的内线圈结构。
[0099]因此，可增大线圈的横截面积，可减小直流(DC)电阻(Rdc)，并可提高电感。
[0100]尽管上面已经示出并描述了示例性实施例，但对于本领域技术人员将明显的是，在不脱离由权利要求限定的本公开的精神和范围的情况下，可以作出修改和改变。
【主权项】
1.一种片式电子组件，所述片式电子组件包括: 磁性主体，包括绝缘基板； 内线圈部，形成在绝缘基板的至少一个表面上；以及 外电极，形成在磁性主体的一个端表面上并连接到内线圈部， 其中，内线圈部包括形成在绝缘基板上的第一线圈图案、形成以覆盖第一线圈图案的第二线圈图案以及形成在第二线圈图案上的第三线圈图案。2.如权利要求1所述的片式电子组件，其中，第二线圈图案被形成为使得第二线圈图案在宽度方向和厚度方向上生长。3.如权利要求1所述的片式电子组件，其中，第三线圈图案被形成为使得第三线圈图案仅在厚度方向上生长。4.如权利要求1所述的片式电子组件，其中，通过各向同性镀覆来形成第二线圈图案，且通过各向异性镀覆来形成第三线圈图案。5.如权利要求1所述的片式电子组件，其中，当从绝缘基板的一个表面到第二线圈图案的镀覆线的第二线圈图案的厚度被定义为A且从第二线圈图案的镀覆线到第三线圈图案的镀覆线的第三线圈图案的厚度被定义为B时，B/A为0.1至20.0。6.如权利要求1所述的片式电子组件，其中，内线圈部包含从由银、钯、铝、镍、钛、金、铜和钼组成的组中选择的一种或更多种。7.如权利要求1所述的片式电子组件，其中，第一线圈图案、第二线圈图案和第三线圈图案由相同的金属形成。8.如权利要求1所述的片式电子组件，其中，内线圈部的高宽比为1.2或更大。9.一种片式电子组件，所述片式电子组件包括: 磁性主体，包括绝缘基板； 内线圈部，形成在绝缘基板的至少一个表面上；以及 外电极，形成在磁性主体的一个端表面上并连接到内线圈部， 其中，内线圈部包括形成在绝缘基板上的图案镀层、覆盖图案镀层的各向同性镀层以及形成在各向同性镀层上的各向异性镀层。10.如权利要求9所述的片式电子组件，其中，当从绝缘基板的一个表面到各向同性镀层的镀覆线的各向同性镀层的厚度被定义为A且从各向同性镀层的镀覆线到各向异性镀层的镀覆线的各向异性镀层的厚度被定义为B时，B/A为0.1至20.0。11.一种片式电子组件的制造方法，所述制造方法包括下述步骤: 在绝缘基板的至少一个表面上形成内线圈部； 在其上形成有内线圈部的绝缘基板的上部和下部上堆叠磁性层以形成磁性主体；以及 在磁性主体的至少一个端表面上形成外电极以连接到内线圈部， 其中，形成内线圈部的步骤包括在绝缘基板上形成第一线圈图案，形成第二线圈图案以覆盖第一线圈图案以及在第二线圈图案上形成第三线圈图案。12.如权利要求11所述的制造方法，其中，形成第一线圈图案的步骤包括在绝缘基板上形成具有用于形成第一线圈图案的开口的阻镀剂，填充用于形成第一线圈图案的开口以形成第一线圈图案以及去除阻镀剂。13.如权利要求11所述的制造方法，其中，通过在第一线圈图案上执行各向同性的电镀来形成第二线圈图案。14.如权利要求11所述的制造方法，其中，通过在第二线圈图案上执行各向异性的电镀来形成第三线圈图案。15.如权利要求11所述的制造方法，其中，当从绝缘基板的一个表面到第二线圈图案的镀覆线的第二线圈图案的厚度被定义为A且从第二线圈图案的镀覆线到第三线圈图案的镀覆线的第三线圈图案的厚度被定义为B时，B/A为0.1至20.0。16.如权利要求11所述的制造方法，其中，内线圈部包含从由银、钯、铝、镍、钛、金、铜和钼组成的组中选择的一种或更多种。17.如权利要求11所述的制造方法，其中，内线圈部的高宽比为1.2或更大。
【专利摘要】提供了一种片式电子组件及其制造方法，且更具体的是，一种具有通过与线圈的宽度相比增大线圈的厚度而能够防止线圈部之间发生短路并具有高的高宽比(AR)的内线圈结构的片式电子组件及其制造方法。
【IPC分类】H01F27/28, H01F17/04
【公开号】CN104934187
【申请号】CN201410330931
【发明人】车慧娫, 李东焕, 郑汀爀, 尹灿, 房惠民, 金珆暎
【申请人】三星电机株式会社
【公开日】2015年9月23日
【申请日】2014年7月11日
【公告号】US20150270053