层14、硬掩模12和基底10形成一阶梯轮廓(图未示)。接着如图4、图4A和图4B所示，全面形成一填充材料20覆盖图案化光阻层14并且填满各个扩大的孔洞16’以及填满各个孔洞18。然后回刻蚀填充材料20使得填充材料20的一上表面和图案化光阻层14的一上表面切齐，填充材料20可以为氮化硅、氧化硅、氮氧化硅和其它适合的材料。值得注意的是，填充材料20和硬掩模12是利用不同的材料形成。此外，填充材料20相对于硬掩模12有高刻蚀选择比。
[0022]请参阅图5、图5A和图5B。完全移除图案化光阻层14使得部分的硬掩模12由填充材料20曝露出来，详细来说，如图5和图5B所示，在完全移除图案化光阻层14之后，填充材料20形成多个柱状元件201，柱状元件201彼此相连，并且四个柱状元件201定义出一个孔洞22，硬掩模12是由孔洞22曝露出来。然后如图6、图6A和图6B所示，以填充材料20为掩模，将曝露出来的硬掩模12移除，以在剩余的硬掩模12中形成多个孔洞24，孔洞24可以为圆形、矩形、多边形或其它适合的形状。请继续参阅图6，此时孔洞18和孔洞24在硬掩模12上形成一交错图案26，再者，至少一孔洞24被四个孔洞18环绕，其中四个孔洞18中，各个孔洞18的中心至孔洞24的中心的距离相同。根据本发明的另一优选实施例，在其它的情况下，例如图1中的夹角X小于90度的情况，最后会形成两个孔洞24被四个孔洞18环绕。之后，完全移除填充材料20，然后交错图案26可以被转印到基底10上以形成一高密度图案(图未示)。高密度图案还包含多个孔洞，前述孔洞可以用来形成沟渠式电容、接触插塞或是其它半导体器件。另外，前述在基底10中的孔洞可以为圆形、矩形、多边形或其它适合的形状。
[0023]由于现有的显影机台具有分辨率的上限，若是要显影的高密度图案其临界尺寸或是其它关键尺寸超过显影机台分辨率，则显影机台就无法在单次曝光的工艺形成前述的高密度图案，因此现有的解决方法使用两个以上的光掩模，通过多次曝光来形成高密度图案，然而如此工艺不但浪费时间并且需消耗较高的工艺费用。因此，本发明提供一种相异于多次曝光的制作方法来形成高密度图案，通过本发明的方法，高密度图案可以利用一个光掩模和单次曝光来形成，由于只需要单次曝光，所以可以降低光掩模对准偏差的机率，最后产品的缺陷可以因此而减少。
[0024]以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体器件的制作方法，包含: 提供一基底，一硬掩模和一图案化光阻层覆盖所述基底，其中所述图案化光阻层包含至少四个第一孔洞，所述第一孔洞排列成两列两行； 以所述图案化光阻层为掩模，移除部分的所述硬掩模以在所述硬掩模中形成至少四个第二孔洞； 扩大各所述第一孔洞； 以一填充材料填满各所述扩大的第一孔洞以及填满各所述第二孔洞； 完全移除所述图案化光阻层并且曝露出部分的所述硬掩模； 以所述填充材料为掩模，移除部分的所述硬掩模，以在所述硬掩模中形成至少四个第四孔洞；以及 完全移除所述填充材料。2.如权利要求1所述的半导体器件的制作方法，其中在各所述第一孔洞扩大之后，各所述扩大的第一孔洞互相连通，并且所述硬掩模由所述扩大的第一孔洞曝露出来。3.如权利要求1所述的半导体器件的制作方法，其中在完全移除所述图案化光阻层之后，所述填充材料形成四个柱状元件，所述柱状元件定义出一第三孔洞，并且所述硬掩模由所述第三孔洞曝露出来。4.如权利要求1所述的半导体器件的制作方法，其中所述第四孔洞被所述四个第二孔洞环绕。5.如权利要求1所述的半导体器件的制作方法，还包含:在完全移除所述填充材料后，以所述硬掩模为掩模，刻蚀所述基底。6.如权利要求1所述的半导体器件的制作方法，其中所述硬掩模和所述填充材料是利用不同材料制作。7.一种半导体器件的制作方法，包含: 提供一硬掩模，一图案化光阻层覆盖所述硬掩模，其中所述图案化光阻层包含多个第一孔洞，所述第一孔洞排列成多列和多行； 以所述图案化光阻层为掩模，移除部分的所述硬掩模以在所述硬掩模中形成多个第二孔洞，所述第二孔洞排列成多列和多行； 扩大各所述第一孔洞，其中扩大的各所述第一孔洞彼此互相连通； 以一填充材料填满各所述扩大的第一孔洞以及填满各所述第二孔洞； 完全移除所述图案化光阻层并且曝露出部分的所述硬掩模；以及 以所述填充材料为掩模，移除部分的所述硬掩模以在所述硬掩模中形成多个第三孔洞。8.如权利要求7所述的半导体器件的制作方法，其中所述第一孔洞和所述第三孔洞形成交错图案。9.如权利要求7所述的半导体器件的制作方法，还包含在所述第三孔洞形成之后，完全移除所述填充材料。10.如权利要求7所述的半导体器件的制作方法，其中所述硬掩模和所述填充材料是利用不同材料制作。
【专利摘要】本发明公开了一种半导体器件的制作方法，利用单次曝光形成高密度图案，包含以下步骤：首先提供一基底，一硬掩模和一图案化光阻层覆盖基底，其中图案化光阻层包含至少四个第一孔洞，第一孔洞排列成两列两行，接着以图案化光阻层为掩模，移除部分的硬掩模以在硬掩模中形成至少四个第二孔洞，然后扩大各个第一孔洞，再以一填充材料填满各个扩大的第一孔洞以及填满各个第二孔洞，之后完全移除图案化光阻层并且曝露出部分的硬掩模，接续以填充材料为掩模，移除部分的硬掩模，以在硬掩模中形成至少四个第四孔洞，最后完全移除填充材料。
【IPC分类】G03F7/20, H01L21/027
【公开号】CN104934302
【申请号】CN201410265472
【发明人】周国耀
【申请人】华亚科技股份有限公司
【公开日】2015年9月23日
【申请日】2014年6月13日
【公告号】US9184059, US20150270141