步骤B:如图2b_2c所示，通过电路布局手段使该传导层30形成各该导通线路31，在本实施例中，该电路布局手段是利用重布(Re-Distribut1n)技术使该传导层30形成预定的导通线路31,即为业界所称的重布层(Re-Distribut1n Layer, RDL)。
[0053]步骤C:如图2d_2e所示，提供一晶粒40，其具有多个接触垫41，各该接触垫41分别电性连接各该导通线路30的前端。
[0054]步骤D:如图2f_2g所示，通过钻孔手段使该薄膜层20形成多个通孔21，且让各该导通线路31的末端分别暴露于各该通孔21中，其中该薄膜层20的各通孔21以激光钻孔的方式所形成。
[0055]步骤E:如图2h_2i所示，将多个金属凸块50分别设置在各该通孔21，使该晶粒40的信号通过各该导通线路31被传导出至该薄膜层20的底面，并由各该金属凸块50传递出去，在此值得一提的是，各该金属凸块50是以植球(Ball Mounting)方式形成于各该通孔21，据以提升生产的质量及效率。
[0056]其中在步骤C与步骤D之间还包括研磨该晶粒40的步骤，使得该晶粒40的厚度符合预设的需求。
[0057]为了详细说明本发明的结构、特征及有益效果，下面列举第二优选实施例并配合【附图说明】如后，其中部分的技术特征已于上述所揭露，故此不再赘述。
[0058]请参阅图3a至图3g，其为本发明该第二优选实施例所另提供的一种四方平面无引脚封装结构10'的方法，包括有下列步骤:
[0059]步骤A:如图3a所示，在该薄膜层20的上表面形成该传导层30，而实际实施中，该薄膜层20的表面与前述相同，具有胶体21，通过该胶体21使得该传导层30可轻易地黏合于该薄膜层20。
[0060]步骤B:如图3b所示，通过电路布局手段使该传导层30形成各该导通线路31。
[0061]步骤C:如图3c所示，设置一包括有各该晶粒40的晶圆4于该传导层30的上表面，而各该晶粒40彼此相邻排列且分别具有各该接触垫41，又将各该接触垫41分别电性连接各该导通线路31的前端。
[0062]步骤D:如图3d所不,在该晶圆4的上表面进行研磨工艺，使得该晶圆4的厚度符合预设的需求。
[0063]步骤E:如图3e所示，通过钻孔手段使该薄膜层20形成多个通孔21，且各该导通线路31的末端分别暴露于各该通孔21中，其中该薄膜层20的各通孔21以激光钻孔的方式所形成。
[0064]步骤F:如图3f所示，形成多个金属凸块50于各该通孔21，使该晶圆4的各晶粒40的信号通过各该导通线路31被传导出至该薄膜层20的底面。
[0065]步骤G:如图3g所示，利用一切割手段沿着各该晶粒40间的切割路径P进行切割，经切割完成后即会等同上述该第一优选实施例的四方平面无引脚的封装结构10。
[0066]综上所陈，本发明的四方平面无引脚的封装结构10、10'及其制作方法不仅可应用于晶圆级芯片尺寸封装(Wafer Level Chip Size Package, WLCSP),还可应用于胶膜四方平面无引脚(Tape Quad Flat Non-lead Package, Tape QFN)的延伸，更重要的是，本发明让复杂的封装工艺简单化，据以降低生产成本并改善其良率。
[0067]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种四方平面无引脚封装结构的方法，包括下列步骤: 提供一薄膜层； 提供一传导层于该薄膜层的表面； 通过电路布局手段使该传导层形成多个导通线路； 提供一晶粒，其具有多个接触垫，各该接触垫分别电性连接各该导通线路的前端； 通过钻孔手段使该薄膜层形成多个通孔，且让各该导通线路的末端分别暴露于各该通孔中；以及 将多个金属凸块分别设置在各该通孔，使该晶粒的信号通过各该导通线路被传导出至该薄膜层的底面。2.如权利要求1所述的四方平面无引脚封装结构的方法，其特征在于，该薄膜层包括在表面形成一胶体的步骤。3.如权利要求1所述的四方平面无引脚封装结构的方法，其特征在于，还包括研磨该晶粒的步骤。4.如权利要求1所述的四方平面无引脚封装结构的方法，其特征在于，该薄膜层的各通孔以激光钻孔的方式所形成。5.一种四方平面无引脚封装结构的方法，包括下列步骤: 提供一薄膜层； 提供一传导层于该薄膜层的上表面； 通过电路布局手段使该传导层形成多个导通线路； 设置一包括有多个晶粒的晶圆于该传导层的上表面，而各该晶粒彼此相邻排列且分别具有多个接触垫，各该接触垫分别电性连接各该导通线路的前端； 通过钻孔手段使该薄膜层形成多个通孔，且各该导通线路的末端分别暴露于各该通孔中； 形成多个金属凸块于各该通孔，使该晶圆的各晶粒的信号通过各该导通线路被传导出至该薄膜层的底面；以及 利用一切割手段沿着各该晶粒间的切割路径进行切割。6.如权利要求5所述的四方平面无引脚封装结构的方法，其特征在于，该薄膜层包括在表面形成一胶体的步骤。7.如权利要求5所述的四方平面无引脚封装结构的方法，其特征在于，还包括研磨该晶粒的步骤。8.如权利要求5所述的四方平面无引脚封装结构的方法，其特征在于，该薄膜层的各通孔以激光钻孔的方式所形成。9.一种四方平面无引脚的封装结构，包括: 一薄膜层，具有多个通孔； 多个导通线路，分别铺设于该薄膜层的表面，且各该导通线路的末端分别暴露于各该通孔中； 一晶粒，具有多个接触垫，各该接触垫分别电性连接各该导通线路的前端；以及多个金属凸块，分别位于各该通孔且一端连接于各该导通线路的末端，另一端突出于该薄膜层的底面。10.如权利要求9所述的四方平面无引脚的封装结构，其特征在于，该薄膜层朝各该导通线路的表面具有一黏性胶体。
【专利摘要】本发明公开了一种四方平面无引脚封装结构的方法，该方法先将传导层形成于薄膜层的表面，并通过电路布局手段使传导层形成多个导通线路，接着将晶粒的各接触垫分别电性连接各导通线路的前端，再通过钻孔手段使薄膜层形成多个通孔，且让各导通线路的末端分别暴露于各通孔中，最后将多个金属凸块分别设置在各通孔，使晶粒的信号通过各导通线路被传导出至薄膜层的底面。据此，本发明不仅可应用于晶圆级芯片尺寸封装(Wafer Level Chip Size Package)，还可应用于胶膜四方平面无引脚(Tape Quad Flat Non-lead Package)的延伸，故能将封装工艺简单化，以降低成本及提升良率。
【IPC分类】H01L23/482, H01L23/498, H01L21/48, H01L21/60
【公开号】CN104952736
【申请号】CN201410219198
【发明人】杜明德, 林静邑, 许嘉仁, 林圣仁
【申请人】菱生精密工业股份有限公司
【公开日】2015年9月30日
【申请日】2014年5月22日
【公告号】US20150279796