半导体器件及其形成方法
【技术领域】
[0001 ] 本发明涉及半导体制造技术领域，尤其涉及一种集成非易失性存储器与外围电路的半导体器件及其形成方法。
【背景技术】
[0002]非易失性存储器，由于其在不通电时仍能保存数据，因而作为一种存储元件广泛地用于只读存储器、快闪存储器、光盘、磁盘等装置中。
[0003]在制作非易失性存储器时，除了用于制作存储数据的存储单元外，还需在临近区域上制作用于控制存储的外围电路。
[0004]近年来，随着小型化的发展，非易失性存储器的关键尺寸越来越小，这造成非易失性存储器需较大的读写电流，上述较大读写电流易干扰其它半导体器件且不利于降低能耗。
[0005]基于此，本发明提供一种新的集成非易失性存储器与外围电路的半导体器件及其形成方法，以降低非易失性存储器的读写电流，同时降低外围电路区的晶体管的读写电流。
【发明内容】
[0006]本发明实现的目的是降低非易失性存储器的读写电流，同时降低外围电路区的晶体管的读写电流。
[0007]为实现上述目的，本发明的一方面提供一种半导体器件的形成方法，包括:
[0008]提供半导体衬底，包括存储单元区与外围电路区，在所述半导体衬底自下而上依次形成第一绝缘层、第一多晶硅层以及第二绝缘层，刻蚀去除部分外围电路区的第二绝缘层，其中，所述存储单元区的第一绝缘层、第一多晶硅层以及第二绝缘层分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区的第一绝缘层、第一多晶硅层分别用于形成该区晶体管的栅绝缘层、第一部分栅极；
[0009]在所述半导体衬底上形成第二多晶硅层，所述存储单元区的第二多晶硅层用于形成非易失性存储器的控制栅极，所述外围电路区的第二多晶硅层部分与所述第一多晶硅层直接接触，用于形成该区晶体管的第二部分栅极；
[0010]刻蚀所述存储单元区与外围电路区的第一绝缘层、第一多晶硅层、第二绝缘层以及第二多晶硅层，分别形成多个分立的栅极结构；其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度；
[0011]在所述分立的栅极结构之间的间隙内填入第一层间介质层，所述第一层间介质层填满所述存储单元区的栅极结构之间的间隙；
[0012]在所述第一层间介质层上形成研磨终止层，采用第二层间介质层填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层直至停止在研磨终止层；
[0013]去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层，使得存储单元区与外围电路区的栅极结构顶部及部分侧壁暴露出来；
[0014]在暴露出来的栅极结构顶部及侧壁形成金属层，并进行硅化，形成包含金属硅化物的栅极结构。
[0015]可选地，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸。
[0016]可选地，所述第二绝缘层为氧化层-氮化层-氧化层的三层结构。
[0017]可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用湿法去除。
[0018]可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用回蚀法。
[0019]可选地，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层后，存储单元区的控制栅极的1/3至3/4厚度的侧壁暴露出来。
[0020]可选地，在暴露出来的栅极结构顶部及侧壁形成金属层是通过在半导体衬底上沉积金属层实现的。
[0021]可选地，所述金属层沉积米用原子层沉积法。
[0022]可选地，金属层的材质是氮化钽、氮化钛、或镍钼的合金。
[0023]可选地，硅化后，所述存储单元区的栅极结构全部为金属硅化物，所述外围电路区的栅极结构的外表面为金属娃化物。
[0024]可选地，刻蚀去除部分外围电路区的第二绝缘层时，保留该区预定形成晶体管栅极结构部分区域的第二绝缘层。
[0025]此外，本发明的另一方面提供一种半导体器件，包括:
[0026]具有存储单元区与外围电路区的半导体衬底；
[0027]形成在所述存储单元区的非易失性存储器与外围电路区的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物。
[0028]可选地，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸；所述存储单元区的栅极结构包括:隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区的栅极结构包括:栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属娃化物。
[0029]与现有技术相比，本发明的技术方案具有以下优点:1)本发明通过在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管，其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度，在制作过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
[0030]2)可选方案中，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸，因而在存储单元区与外围电路区的栅极结构顶部及部分侧壁沉积均等厚度的金属层，并进行硅化时，存储单元区的控制栅极全部被硅化，外围电路区的栅极结构表面部分被硅化。
【附图说明】
[0031]图1至图7是本发明一个实施例的集成非易失性存储器与外围电路的半导体器件在制作过程中的结构示意图；
[0032]图8是图1至图7制作完成后的集成非易失性存储器与外围电路的半导体器件的结构示意图。
【具体实施方式】
[0033]如【背景技术】中所述，随着小型化的发展，非易失性存储器的关键尺寸越来越小，这造成非易失性存储器所需的读写电流越来越大，经过分析，上述问题产生的原因是:控制栅极接触电阻越来越大。基于上述分析，本发明提出在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
[0034]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0035]图1至图7是本发明一个实施例的集成非易失性存储器与外围电路的半导体器件在制作过程中的结构示意图。图8是图1至图7制作完成后的半导体器件的示意图。以下结合图1至图8，详细介绍集成非易失性存储器与外围电路的半导体器件的一种形成方法及形成的半导体器件。
[0036]首先介绍形成方法。参照图1所示，首先，提供半导体衬底10，该半导体衬底10包括存储单元区I与外围电路区II，在所述半导体衬底10自下而上依次形成第一绝缘层11、第一多晶硅层12以及第二绝缘层13，刻蚀去除部分外围电路区II的第二绝缘层13。
[0037]存储单元区I的第一绝缘层11、第一多晶硅层12以及第二绝缘层13分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区II的第一绝缘层11、第一多晶硅层12分别用于形成该区晶体管的栅绝缘层、第一部分栅极。
[0038]上述半导体衬底10可以选用现有的半导体材料，例如硅、锗、绝缘体上硅(SOI)等。第一绝缘层11、第一多晶硅层12以及第二绝缘层13的材质以及形成工艺分别可以选用现有的形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层的材质及形成工艺。其中，第一绝缘层11例如为氧化硅，第二绝缘层13例如为氧化层-氮化层-氧化层的三层结构。
[0039]亥Ij蚀去除外围电路区II的第二绝缘层13的目的是暴露出预定形成晶体管栅极区域的第一多晶硅层12，使得该第一多晶硅层12与后续形成在其上的第二多晶硅层14 (参照图3所示)一起构成该区晶体管的栅极。需要说明的是，本步骤在实施过程中，可以完全去除预定形成晶体管栅极结构区域的第一多晶硅层12，也可以保留预定形成晶体管栅极结构的区域中边缘区域的第二绝缘层13 (如图1所示)。
[0040]接着，参照图2所示，在所述半导体衬底10上形成第二多晶硅层14，所述存储单元区I的第二多晶硅层14用于形成非易失性存储器的控制栅极，所述外围电路区II的第二多晶硅层14部分与所述第一多晶硅层12直接接触，用于形成该区晶体管的第二部分栅极。
[0041]第二多晶硅层14的材质以及形成工艺分别可以选用现有的形成非易失性存储器的控制栅极的材质及形成工艺。
[0042]然后，参照图3所示，刻蚀所述存储单元区I与外围电路区II的第一绝缘层11、第一多晶硅层12、第二绝缘层13以及第二多晶硅层14，分别形成多个分立的栅极结构；其中，存储单元区I的栅极结构的密度大于外围电路区II的栅极结构的密度。
[0043]本步骤形成分立栅极结构的工艺可以为光刻、刻蚀法。
[0044]需要说明的是，保留预定形成晶体管栅极结构