的区域中边缘区域的第二绝缘层13，可以使得在同一刻蚀条件下，存储单元区I的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11自上而下被刻蚀时，外围电路区II的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11也自上而下被刻蚀。上述方案相对于存储单元区I的第二多晶硅层14、第二绝缘层13、第一多晶硅层12以及第一绝缘层11自上而下被刻蚀时，外围电路区II只有第二多晶硅层14、第一多晶硅层12以及第一绝缘层11被刻蚀的情况，有利于简化刻蚀工艺。
[0045]本步骤制作完毕后，可以以分立的栅极结构为掩膜制作源漏区，在此不再赘述。
[0046]参照图4所示，在所述分立的栅极结构之间的间隙内填入第一层间介质层15，所述第一层间介质层15填满所述存储单元区I的栅极结构之间的间隙。
[0047]上述第一层间介质层15可以选用现有的绝缘材质，例如氧化硅。由于存储单元区I的栅极结构的密度大于外围电路区II的栅极结构的密度，因而本步骤制作完毕后，存储单元区I的栅极结构之间的间隙被填满，而存储单元区I的栅极结构与外围电路区II栅极结构之间、以及外围电路区II的分立栅极结构之间的间隙并未填满。
[0048]之后，参照图5所示，在所述第一层间介质层15上形成研磨终止层16，采用第二层间介质层17填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层17直至停止在研磨终止层16。
[0049]研磨终止层16的材质例如可以为氮化硅、氮氧化硅等，第二层间介质层17的材质例如可以为氧化硅。
[0050]参照图6所示，去除研磨终止层16、部分厚度的第一层间介质层15以及部分厚度的第二层间介质层17，使得存储单元区I与外围电路区II的栅极结构顶部及部分侧壁暴露出来。
[0051]本步骤中，去除研磨终止层16、部分厚度的第一层间介质层15以及部分厚度的第二层间介质层17可以采用湿法去除，例如HF酸与磷酸的混合溶液，也可以采用回蚀法(Etch Back),即无掩膜板刻蚀，刻蚀气体例如为含氟气体，CF4等。
[0052]需要说明的是，为满足非易失性存储器正常工作的条件，本步骤执行完毕后，存储单元区I的控制栅极的部分侧壁暴露出来，换言之，不得去除至第二绝缘层13(对应栅间介电层)暴露出来，优选地，本步骤执行完毕后，1/3至3/4厚度的控制栅极的侧壁暴露出来。
[0053]参照图7所示，在暴露出来的栅极结构顶部及侧壁形成金属层18，并进行硅化，形成如图8所示的包含金属硅化物19的栅极结构。
[0054]本步骤中，在暴露出来的栅极结构顶部及侧壁形成金属层18是通过在半导体衬底上沉积金属层18实现的，也可以采用现有的其它工艺。为精确控制金属层18的沉积厚度，本步骤采用原子层沉积法(ALD)在导体衬底上沉积金属层18。其它实施例中，金属层18也可以采用现有的其它工艺形成，例如物理气相沉积法(PVD)。
[0055]上述金属层18的材质例如为氮化钽、氮化钛、或镍钼的合金。
[0056]上述硅化可以通过快速热退火工艺实现。
[0057]硅化完成后，衬底上多余的金属可以采用酸洗去除。
[0058]本步骤沉积的金属层18的厚度可以根据实际需要进行选择，可以理解的是，存储单元区I的栅极结构，具体地，控制栅极具有金属硅化物，可以降低其接触电阻，同时，外围电路区II的栅极结构，具体地，第二部分栅极具有金属硅化物，也可以降低该晶体管的接触电阻。本实施例中，由于存储单元区I的栅极结构的关键尺寸小于外围电路区II的栅极结构的关键尺寸，因而本步骤硅化后，优选使得所述存储单元区I的栅极结构全部为金属硅化物19，所述外围电路区II的栅极结构的外表面为金属硅化物19。
[0059]至此，本实施例形成了一种半导体器件，参照图8所示，包括:
[0060]具有存储单元区I与外围电路区II的半导体衬底10 ；
[0061]形成在所述存储单元区I的非易失性存储器与外围电路区II的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物19。
[0062]具体地，存储单元区I的栅极结构的关键尺寸小于外围电路区II的栅极结构的关键尺寸；所述存储单元区的栅极结构I包括:隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区II的栅极结构包括:栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属娃化物。
[0063]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种半导体器件的形成方法，其特征在于，包括: 提供半导体衬底，包括存储单元区与外围电路区，在所述半导体衬底自下而上依次形成第一绝缘层、第一多晶硅层以及第二绝缘层，刻蚀去除部分外围电路区的第二绝缘层，其中，所述存储单元区的第一绝缘层、第一多晶硅层以及第二绝缘层分别用于形成非易失性存储器的隧穿绝缘层、浮置栅极以及栅间介电层，所述外围电路区的第一绝缘层、第一多晶硅层分别用于形成该区晶体管的栅绝缘层、第一部分栅极； 在所述半导体衬底上形成第二多晶硅层，所述存储单元区的第二多晶硅层用于形成非易失性存储器的控制栅极，所述外围电路区的第二多晶硅层部分与所述第一多晶硅层直接接触，用于形成该区晶体管的第二部分栅极； 刻蚀所述存储单元区与外围电路区的第一绝缘层、第一多晶硅层、第二绝缘层以及第二多晶硅层，分别形成多个分立的栅极结构；其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度； 在所述分立的栅极结构之间的间隙内填入第一层间介质层，所述第一层间介质层填满所述存储单元区的栅极结构之间的间隙； 在所述第一层间介质层上形成研磨终止层，采用第二层间介质层填满剩余的栅极结构之间的间隙，化学机械研磨第二层间介质层直至停止在研磨终止层； 去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层，使得存储单元区与外围电路区的栅极结构顶部及部分侧壁暴露出来； 在暴露出来的栅极结构顶部及侧壁形成金属层，并进行硅化，形成包含金属硅化物的栅极结构。2.根据权利要求1所述的形成方法，其特征在于，存储单元区的栅极结构的关键尺寸小于外围电路区的棚极结构的关键尺寸。3.根据权利要求1所述的形成方法，其特征在于，所述第二绝缘层为氧化层-氮化层-氧化层的三层结构。4.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用湿法去除。5.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层采用回蚀法。6.根据权利要求1所述的形成方法，其特征在于，去除研磨终止层、部分厚度的第一层间介质层以及部分厚度的第二层间介质层后，存储单元区的控制栅极的1/3至3/4厚度的侧壁暴露出来。7.根据权利要求1所述的形成方法，其特征在于，在暴露出来的栅极结构顶部及侧壁形成金属层是通过在半导体衬底上沉积金属层实现的。8.根据权利要求7所述的形成方法，其特征在于，所述金属层沉积采用原子层沉积法。9.根据权利要求1或7所述的形成方法，其特征在于，金属层的材质是氮化钽、氮化钛、或镍钼的合金。10.根据权利要求2所述的形成方法，其特征在于，硅化后，所述存储单元区的栅极结构全部为金属娃化物，所述外围电路区的栅极结构的外表面为金属娃化物。11.根据权利要求1所述的形成方法，其特征在于，刻蚀去除部分外围电路区的第二绝缘层时，保留预定形成晶体管栅极结构的区域中边缘区域的第二绝缘层。12.—种半导体器件，其特征在于，包括: 具有存储单元区与外围电路区的半导体衬底； 形成在所述存储单元区的非易失性存储器与外围电路区的晶体管，所述非易失性存储器与所述晶体管分别具有多个高度相等的分立的栅极结构，所述栅极结构包含金属硅化物。13.根据权利要求12所述半导体器件，其特征在于，存储单元区的栅极结构的关键尺寸小于外围电路区的栅极结构的关键尺寸；所述存储单元区的栅极结构包括:隧穿绝缘层、浮置栅极、栅间介电层、以及控制栅极，自顶部1/3至3/4厚度的控制栅极为金属硅化物；所述外围电路区的栅极结构包括:栅绝缘层、以及第一部分栅极与第二部分栅极形成的栅极，自顶部1/3至3/4厚度的第二栅极外表面为金属硅化物。
【专利摘要】一种半导体器件及其形成方法。本发明通过在同一半导体衬底上同时制作位于存储单元区的非易失性存储器以及位于外围电路区的晶体管，其中，存储单元区的栅极结构的密度大于外围电路区的栅极结构的密度，在制作过程中，暴露出存储单元区与外围电路区的栅极结构顶部及部分侧壁，并通过暴露的顶部及侧壁，形成包含金属硅化物的栅极结构，从而同时降低位于存储单元区的非易失性存储器控制栅极的接触电阻以及位于外围电路区的晶体管栅极的接触电阻，借此降低非易失性存储器的读写电流，以及外围电路区的晶体管的读写电流。
【IPC分类】H01L21/8247, H01L27/115, H01L21/28, H01L29/423
【公开号】CN104952801
【申请号】CN201410113737
【发明人】宋长庚, 金龙灿
【申请人】中芯国际集成电路制造(上海)有限公司, 中芯国际集成电路制造(北京)有限公司
【公开日】2015年9月30日
【申请日】2014年3月25日