一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种在半导体衬底的不同器件类型区域形成具有均一高度的嵌入式锗硅和嵌入式碳硅的方法。
【背景技术】
[0002]对于互补金属-氧化物半导体(CMOS)而言，在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能以及在其NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能是通常采用的技术。嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。
[0003]对于半导体衬底而言，其通常分为核心区和非核心区，核心区中形成的CMOS的栅极具有较小的节距，非核心区中形成的CMOS的栅极具有较大的节距。由于栅极节距越大，外延生长嵌入式锗硅或者嵌入式碳硅(以下将二者统称为嵌入式外延层)的速率越快，因此，如果在核心区和非核心区同时形成嵌入式外延层，则非核心区中形成的嵌入式外延层的顶部要高于核心区中形成的嵌入式外延层的顶部，在嵌入式外延层的顶部形成帽层之后，上述高度差异更为显著，进而影响通过实施后续工艺在核心区和非核心区形成的各种材料层的高度的均一性。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有核心区和非核心区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；在位于所述核心区的将要形成源/漏区的部分中形成第一嵌入式外延层，并在所述第一嵌入式外延层的顶部形成第一帽层；在位于所述非核心区的将要形成源/漏区的部分中形成第二嵌入式外延层，并以所述第一帽层的厚度为基准，在所述第二嵌入式外延层的顶部形成与所述第一帽层的厚度相同的第二帽层。
[0006]进一步，采用选择性外延生长工艺形成所述第一嵌入式外延层和所述第二嵌入式外延层。
[0007]进一步，采用原位外延生长工艺形成所述第一帽层和所述第二帽层。
[0008]进一步，采用所述原位外延生长工艺形成所述第二帽层时，以所述第一帽层的厚度为基准，当所述第二帽层的厚度与所述第一帽层的厚度相同时，终止所述原位外延生长。
[0009]进一步，所述嵌入式外延层为嵌入式锗硅层或者嵌入式碳硅层。
[0010]进一步，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层，所述伪栅极结构的顶部形成有硬掩蔽层。
[0011]本发明还提供一种半导体器件的制造方法，包括:提供具有核心区和非核心区的半导体衬底，在所述半导体衬底上形成有伪栅极结构；在位于所述核心区和所述非核心区的将要形成源/漏区的部分中同时形成第一嵌入式外延层和第二嵌入式外延层，并在所述第一嵌入式外延层和所述第二嵌入式外延层的顶部同时形成第一帽层和第二帽层；实施回蚀刻对所述第二帽层进行减薄处理，以所述第一帽层的厚度为基准，当所述第二帽层的厚度与所述第一帽层的厚度相同时，终止所述回蚀刻。
[0012]进一步，采用选择性外延生长工艺形成所述第一嵌入式外延层和所述第二嵌入式外延层，采用原位外延生长工艺形成所述第一帽层和所述第二帽层。
[0013]进一步，所述嵌入式外延层为嵌入式锗硅层或者嵌入式碳硅层。
[0014]进一步，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层，所述伪栅极结构的顶部形成有硬掩蔽层。
[0015]根据本发明，可以在位于核心区和非核心区的将要形成源/漏区的部分中形成具有均一高度的嵌入式外延层。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1G为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图2A-图2D为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0021]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0022]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的在半导体衬底的不同器件类型区域形成具有均一高度的嵌入式锗硅和嵌入式碳硅的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0023]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0024][示例性实施例一]
[0025]参照图1A-图1G，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0026]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。半导体衬底100中形成有核心区(Core Area)和非核心区(10 Area),核心区中将要形成的器件的密度较大,对于CMOS而言，其栅极节距较小；非核心区中将要形成的器件的密度较小，对于CMOS而言，其栅极节距较大。半导体衬底100中形成有隔离结构101，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，作为示例，在本实施例中，隔离结构101为浅沟槽隔离结构。隔离结构101将半导体衬底100中形成的CMOS分为PMOS区和NMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0027]在半导体衬底100上形成有伪栅极结构102,作为示例,伪栅极结构102包括自下而上依次层叠的牺牲栅极介电层102a和牺牲栅极材料层102b，在伪栅极结构102的顶部形成有硬掩蔽层102c。牺牲栅极介电层102a的构成材料包括氧化物，例如二氧化硅(Si02)。牺牲栅极材料层102b的构成材料包括多晶硅或无定形碳。硬掩蔽层102c的构成材料为氮化硅。牺牲栅极介电层102a、牺牲栅极材料层102b以及硬掩蔽层102c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。位于核心区的伪栅极结构102的节距较小，位于非核心区的伪栅极结构102的节距较大。
[0028]在伪栅极结构102的两侧形成有紧靠伪栅极结构102的偏移侧墙103。偏移侧墙103由氧化物、氮化物或者二者的组合构成。形成偏移侧墙103的工艺过程为本领域技术人员所熟习，在此不再加以赘述。在偏移