一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种制作CMOS的方法。
【背景技术】
[0002]对于互补金属-氧化物半导体(CMOS)而言，通过在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能是具有20nm以下节点的制造工艺通常采用的技术。所述嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。与此相对应，在CMOS的NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能。所述嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。
[0003]对于现有技术而言，在PMOS的源/漏区中形成嵌入式锗硅以及在NMOS的源/漏区中形成嵌入式碳硅的工艺步骤包括:首先，如图1A所示，提供半导体衬底100，半导体衬底100中形成有将半导体衬底100分为PMOS区和NMOS区的隔离结构101，在半导体衬底100上形成有伪栅极结构102，作为示例，伪栅极结构102包括自下而上层叠的牺牲栅介电层102a和牺牲栅电极层102b，在伪栅极结构102的顶部形成有硬掩蔽层102c ;接着，如图1B所示，采用热氧化工艺形成氧化物层103，氧化物层103仅形成于半导体衬底100的表面和牺牲栅电极层102b的表面，而后采用原子层沉积工艺形成覆盖半导体衬底100、伪栅极结构102和硬掩蔽层102c的氮化硅层104 ;接着，如图1C所示，通过侧墙蚀刻工艺形成偏移侧墙104’，而后实施LDD注入，在伪栅极结构102两侧的半导体衬底100中形成LDD ；接着，如图1D所示，形成第一蚀刻阻挡层105，覆盖半导体衬底100、偏移侧墙104’和硬掩蔽层102c ;接着，如图1E所示，在PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层106，并在嵌入式锗硅层106的顶部形成帽层107 ;接着，如图1F所示，通过蚀刻去除第一蚀刻阻挡层105 ;接着，如图1G所示，形成第二蚀刻阻挡层108，覆盖半导体衬底100、偏移侧墙104’和硬掩蔽层102c ;接着，如图1H所示，在NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层109，并在嵌入式碳硅层109的顶部形成另一帽层110 ;接着，如图1I所示，通过蚀刻去除第二蚀刻阻挡层108。
[0004]在上述工艺过程中，形成嵌入式锗硅层106时需要通过蚀刻在半导体衬底100中形成凹槽，该蚀刻会同时去除位于PMOS区上的硬掩蔽层102c的大部分；通过蚀刻去除第一蚀刻阻挡层105时，该蚀刻会同时去除位于PMOS区上的硬掩蔽层102c的剩余部分以及偏移侧墙104’的一部分；形成嵌入式碳硅层109时需要通过蚀刻在半导体衬底100中形成另一凹槽，该蚀刻会同时去除位于NMOS区上的硬掩蔽层102c的大部分；通过蚀刻去除第二蚀刻阻挡层108时，该蚀刻会同时去除位于NMOS区上的硬掩蔽层102c的剩余部分以及偏移侧墙104’的一部分，由此导致伪栅极结构102的高度的降低，影响后续形成的高k-金属栅极的性能。
[0005]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0006]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的顶部形成有硬掩蔽层；采用原子层沉积工艺依次形成氧化物层和氮化硅层，覆盖所述半导体衬底、所述伪栅极结构和所述硬掩蔽层；蚀刻所述氮化硅层而形成偏移侧墙；在所述半导体衬底的将要形成源/漏区的部分中形成嵌入式外延层。
[0007]进一步，所述蚀刻对所述氮化硅层和所述氧化物层具有高蚀刻选择比。
[0008]进一步，实施所述蚀刻之后，还包括实施LDD注入的步骤，以分别在所述半导体衬底中形成LDD。
[0009]进一步，在实施所述LDD注入之前或者同时，还包括实施预非晶化注入的步骤，以降低短沟道效应。
[0010]进一步，对于所述半导体衬底中的PMOS区而言，所述外延层为外延锗硅层；对于所述半导体衬底中的NMOS区而言,所述外延层为外延碳娃层。
[0011]进一步，形成所述外延锗硅层的步骤包括:沉积形成第一蚀刻阻挡层，覆盖所述氧化物层和所述偏移侧墙；形成仅覆盖所述NMOS区的图案化的光刻胶层；以所述光刻胶层为掩膜，通过干法蚀刻和湿法蚀刻在所述PMOS区的将要形成源/漏区的部分中形成Σ状凹槽；采用灰化工艺去除所述光刻胶层；通过选择性外延生长工艺在所述Σ状凹槽中形成所述嵌入式锗硅层；去除所述第一蚀刻阻挡层。
[0012]进一步，形成所述外延碳硅层的步骤包括:沉积形成第二蚀刻阻挡层，覆盖所述半导体衬底、所述偏移侧墙和所述硬掩蔽层；形成仅覆盖所述PMOS区的图案化的光刻胶层；以所述光刻胶层为掩膜，通过干法蚀刻和湿法蚀刻在所述NMOS区的将要形成源/漏区的部分中形成U形凹槽；采用灰化工艺去除所述光刻胶层；通过选择性外延生长工艺在所述U形凹槽中形成所述嵌入式碳硅层；去除所述第二蚀刻阻挡层。
[0013]进一步，在所述嵌入式外延层的顶部形成有帽层。
[0014]进一步，所述伪栅极结构包括自下而上层叠的牺牲栅极介电层和牺牲栅极材料层。
[0015]进一步，所述半导体器件为CMOS。
[0016]根据本发明，形成所述嵌入式外延层后，可以避免所述偏移侧墙的高度的大幅减低，进而确保所述伪栅极结构的高度可以达到预设的要求，保证后续形成的高k-金属栅极的性能。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1A-图1I为根据现有技术分别在PMOS区和NMOS区形成嵌入式锗硅层和嵌入式碳硅层而依次实施的步骤所分别获得的器件的示意性剖面图；
[0020]图2A-图21为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0021]图3为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制作CMOS的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025][示例性实施例]
[0026]下面，参照图2A-图21和图3来描述根据本发明示例性实施例的方法分别在PMOS区和NMOS区形成嵌入式锗硅层和嵌入式碳硅层的详细步骤。
[0027]参照图2A-图21，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0028]首先，如图2A所示，提供半导体衬底200，半导体衬底200的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。在半导体衬底200中形成有隔离结构201，隔离结构201为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实施例中，隔离结构201为浅沟槽隔离结构。隔离结构201将半导体衬底200分为PMOS区和NMOS区。半导体衬底200中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0029]在半导体衬底200上形成有伪栅极结构202,作为示例,伪栅极结构202包括自下而上依次层叠的牺牲栅极介电层202a和牺牲栅极材料层202b，在伪栅极结构202的顶部形成有硬掩蔽层202c。牺牲栅极介电层202a的构成材料包括氧化物，例如二氧化硅(Si02)。牺牲栅极材料层202b的构成材料包括多晶硅或无定形碳。硬掩蔽层202c的构成材料为氮化硅。牺牲栅极介电层202a、牺牲栅极材料层202b以及硬掩蔽层202c的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。
[0030]接着，如图2B所示，采用原子层沉积工艺依次形成氧化物层203和氮化硅层204，覆盖半导体衬底200、伪栅极结构202和硬掩蔽层202c。在本实施例中，通过控制所述原子层沉积的工艺参数，形成的氧化物层203的厚度很薄。
[0031]接着，如图2C所示，实施侧墙蚀刻工艺，以蚀刻氮化硅层204而形成偏移侧墙204’。所述蚀刻对氮化硅层204和氧化物层203具有高蚀刻选择比。
[0032]接下来，实施LDD注入，以分别在PMOS区和NMOS区形成LDD。对于PMOS区而言，所述LDD注入的掺杂离子可以是硼离子或者铟离子等。当第一低掺杂离子注入的掺杂离子为硼离子时，离子注入的能量范围为0.5-10keV,离子注入的剂量为1.0 X e14-l.0 X e15cm_2。当第一低掺杂离子注入的掺杂离子为铟离子时，离子注入的能量范围为10-70keV，离子注入的剂量为1.0Xe14-1.0X