一种半导体器件的制备方法
【技术领域】
[0001]本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制备方法。
【背景技术】
[0002]随着半导体技术发展到纳米技术节点，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。
[0003]常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。
[0004]考虑到工艺的复杂性，通常会在半导体衬底的表面上以及栅极结构周围形成应力引入衬垫(liner)，以形成应力。为了使应力引入衬垫更靠近沟道区，以便对沟道区施加适当的应力，并且同时增大层间介电层(ILD)间隙填充窗口，通常会在形成源/漏区之后去除位于栅极结构两侧的间隙壁结构。这被称为应力接近技术(又称SPT技术)。常规所采用的是全面SPT技术，即将间隙壁结构完全去除，直至露出栅极结构的侧壁或者露出位于间隙壁结构内侧的偏移间隙壁结构。
[0005]现有技术中所述SPT的工艺如图1a-1c所示包括:提供半导体衬底101,所述半导体衬底101中形成有NMOS区域以及PMOS区域，所述半导体衬底101中还形成有浅沟槽隔离结构以及栅极结构，然后在所述栅极结构上形成偏移侧壁，然后执行LDD掺杂，以形成浅掺杂区域，然后在所述PMOS区域形成沟槽并在所述沟槽中生长SiGe以形成压应力，然后在所述偏移侧壁上形成间隙壁104，然后在所述栅极结构两侧的半导体衬底中执行源漏注入，以形成源漏区，然在所述半导体衬底上形成自对准硅化物，在形成所述自对准硅化物的步骤中包括在所述半导体衬底上形成金属层，然后执行高温退火以形成所述自对准硅化物，例如形成NiSi，在执行所述自对准硅化物工艺之后，执行SPT工艺，去除在上述工艺中形成掩膜层以及间隙壁等。在高K金属栅极工艺中，在虚拟栅极时上形成硬掩膜103，以防止在所述虚拟栅极上形成NiSi，但是由于所述硬掩膜103和所述多晶硅层在后续的平坦化中具有较小的蚀刻选择比，在该步骤中最好去除所述硬掩膜103以增加最终金属栅极的高度。
[0006]HPO湿法工艺是SPT中更为常用的方法，相对于干法SPT来说能够对NiSi造成更小的损失，但是选用HPO湿法工艺也存在一些问题，例如在形成NiSi进行退火的步骤中，所述硬掩膜103以及所述间隙壁上的氮化硅会被氧化形成氧化物层102。而一旦从NiSi形成到SPT工艺之间等待的时间过长，氧化层102的厚度会逐渐的变厚，在所述湿法SPT工艺中，所述硬掩膜SiN层以及所述间隙壁上上的氧化物层102会阻挡所述SiN的去除，最终所述硬掩膜103以及所述间隙壁残留，进而影响层间介电层的平坦化、所述金属栅极的高度变矮，甚至硬掩膜103残留会阻碍所述虚拟栅极的去除。所述间隙壁的残留会影响层间介电层以及氧化物空隙的填充，在填充过程中不可避免的形成空隙，最终得到的器件的失败，器件良率降低。
[0007]因此，虽然现有技术中具有比较成熟的SPT工艺，但是在金属栅极的制备过程中，由于从NiSi形成到SPT之间的长时间等待，以及在形成自对准硅化物的过程中，所述硬掩膜以及间隙壁表面形成和长厚的的氧化物层很难去除，对后续的工艺造成影响使得器件良率降低，所以需要对SPT工艺做进一步的改进，以便能够消除上述问题，提高器件的良率。
【发明内容】
[0008]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0009]为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制备方法，包括:
[0010]提供半导体衬底，所述半导体衬底上形成有虚拟栅极，所述虚拟栅极侧壁上形成有间隙壁，所述虚拟栅极上方形成有硬掩膜层；
[0011]执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；
[0012]执行SPT预处理步骤，以去除在所述自对准硅化物工艺和SPT之间在所述间隙壁以及所述硬掩膜层上形成的氧化物层；或控制所述自对准硅化物工艺到SPT工艺步骤的等待时间，以减少所述氧化物层的形成量；
[0013]去除所述硬掩膜层和所述间隙壁；
[0014]执行SPT工艺步骤。
[0015]作为优选，在所述SPT预处理步骤中，控制所述自对准硅化物工艺到所述SPT预处理步骤的等待时间，以及所述SPT预处理步骤到所述SPT工艺步骤的等待时间，以减少所述氧化物层的形成量。
[0016]作为优选,所述SPT预处理步骤选用SiCoNi预清洗。
[0017]作为优选,所述SiCoNi预清洗选用原位SiCoNi预清洗或者非原位SiCoNi预清洗。
[0018]作为优选，选用原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h ；
[0019]选用非原位SiCoNi预清洗进行所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从SPT预处理步骤到所述SPT工艺步骤的等待时间为 0-lh。
[0020]作为优选，所述SPT预处理步骤选用HF预清洗。
[0021]作为优选，选用HF预清洗作为所述SPT预处理步骤时，控制从自对准硅化物工艺到SPT预处理步骤的等待时间为0-72h，从所述SPT预处理步骤到所述SPT工艺步骤的等待时间为0-lh。
[0022]作为优选，采用热磷酸去除所述硬掩膜层和所述间隙壁。
[0023]作为优选，控制所述自对准硅化物工艺到所述SPT工艺步骤的等待时间为0_4h，以减少所述氧化物层的形成量。
[0024]作为优选，形成所述虚拟栅极和所述间隙壁的方法为:
[0025]在所述半导体衬底上形成多晶硅材料层；
[0026]在所述多晶硅材料层上形成图案化的硬掩膜层；
[0027]以所述硬掩膜层为掩膜蚀刻所述多晶硅材料层，以形成所述虚拟栅极；
[0028]在所述虚拟栅极的侧壁上形成偏移侧壁，并执行LDD离子注入，以在所述虚拟栅极两侧的半导体衬底中形成浅掺杂区；
[0029]在所述偏移侧壁上形成所述间隙壁。
[0030]作为优选，在所述SPT工艺步骤之后，所述方法还包括:
[0031]在所述半导体衬底上形成接触孔蚀刻停止层；
[0032]沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；
[0033]去除所述虚拟栅极，然后形成金属栅极；
[0034]在所述金属栅极上方形成金属层以及接触孔，以形成电连接。
[0035]在本发明中为了解决现有技术中存在的问题，为了在SPT工艺中更好地去除所述硬掩膜层以及间隙壁，本发明提供了一种新的SPT工艺，即在常规SPT步骤中增加SPT预处理的步骤，并且严格控制所述自对准硅化物工艺到SPT预处理的时间，以及SPT预处理到SPT工艺的时间，以去除从自对准硅化物工艺到SPT之间，在所述硬掩膜层以及所述间隙壁上形成的氧化物层，去除所述氧化物层之后所述硬掩膜层以及所述间隙壁上不再含有去除的阻挡层，从而实现所述硬掩膜层以及所述间隙壁的完全去除，以保证后续的工艺能够平稳的执行。
[0036]本发明的优点在于:
[0037](I)所述硬掩膜层以及所述间隙壁的氧化物层能够完全去除，能够解决在HPO湿法SPT中所述硬掩膜层以及所述间隙壁残留的问题。
[0038](2)所述硬掩膜层以及所述间隙壁不会残留，从而不会对所述层间介电层的沉积以及平坦化造成影响，同样不会对所剩余金属栅极的高度造成影响，例如增加金属栅极的高度。
[0039](3)所述硬掩膜层以及所述间隙壁不会残留，不会形成虚拟栅极去除过程中的阻挡层，能够更加容易的去