半导体装置的制造方法
【技术领域】
[0001]本发明涉及将多个MOS(金属氧化物半导体)场效应晶体管或LD (LateralDouble-diffused:横向双扩散)M0S场效应晶体管混装于同一基板上的半导体装置等。
【背景技术】
[0002]一般地，在将多个MOS场效应晶体管或LDMOS场效应晶体管混装于同一半导体基板上而构成电子电路的情况下，将第一导电型的半导体基板的电位设为基准电位(OV)，并向晶体管所形成的第二导电型的阱供给相对于基准电位而为正或负的一方的电位。
[0003]例如，在使用P型的半导体基板的情况下，通过将P型的半导体基板的电位设为基准电位(OV)，并向被设置于P型的半导体基板内的N阱供给正的电位，从而使PN结被实施反偏压。由此，能够避免电流从P型的半导体基板朝向N阱流动。另外，虽然即使在P型的半导体基板内设置有多个N阱的情况下，也能够分别向多个N阱供给不同的电位，但这些电位必须为正的电位。
[0004]作为相关的技术，在专利文献I中公开了一种设置有α线软错误对策的埋入杂质层，并且具有能够减少每个单元的接地用抽头的SRAM的半导体集成电路装置。该半导体集成电路装置具备:在第一导电型的半导体基板上作为中间层而被设置的第二导电型的埋入杂质层、在未与埋入杂质层接触的条件下以预定深度被设置于半导体基板上的第一导电型的阱区域、在未与埋入杂质层接触的条件下以预定深度被设置于半导体基板上的第二导电型的阱区域、分别在第一导电型的阱区域以及第二导电型的阱区域设置元件且彼此相关的集成电路元件。
[0005]参照专利文献I的图1，接地电位VSS被供给至P阱区域以及N阱区域与N型的埋入杂质层之间的P型的半导体基板。由此，能够在设置有软错误对策的N型的埋入杂质层的条件下，使P阱区域不浮动。另一方面，正的电源电位VDD被供给至N阱区域。因此，被形成于P阱区域以及N阱区域中的晶体管在接地电位VSS与电源电位VDD之间的电压范围内进行工作。
[0006]然而，在电子电路中存在如下情况，S卩，使用在基准电位以上的电压范围内进行工作的晶体管、和在基准电位以下的电压范围内进行工作的晶体管的双方。在这种情况下，希望能将双方的晶体管混装在同一半导体基板上而构成电子电路。
[0007]专利文献1:日本特开2003-60071号公报(第0018?0020段、图1)
【发明内容】
[0008]因此，鉴于上述情况，本发明的目的之一在于，提供一种将在基准电位以上的电压范围内进行工作的晶体管、和在基准电位以下的电压范围内进行工作的晶体管的双方混装于同一半导体基板上的半导体装置等。
[0009]为了解决以上的课题，本发明的一个观点所涉及的半导体装置具备:第一导电型的半导体基板；第二导电型的埋入扩散层，其被设置于半导体基板内；第二导电型的杂质扩散区域，其在半导体基板内，通过与埋入扩散层连接并同埋入扩散层一起包围半导体基板的第一区域，从而将半导体基板的第一区域从第二区域分离；第二导电型的第一阱以及第二阱，其在半导体基板的第一区域内，至少经由第一导电型的半导体层而被设置于埋入扩散层上；多个晶体管，其被设置于半导体基板上。在本申请中，既可以是第一导电型为P型、第二导电型为N型，也可以是第一导电型为N型、第二导电型为P型。
[0010]根据本发明的一个观点，通过在第一导电型的半导体基板内，设置对半导体基板的第一区域进行包围的第二导电型的埋入扩散层以及杂质扩散区域，从而使半导体基板的第一区域从第二区域被电分离。因此，能够在半导体基板的第一区域中设定与第二区域的电位不同的电位，或扩大能够对第一区域内的第一以及第二 N阱进行设定的电位的范围。其结果为，能够将在基准电位以上的电压范围内进行工作的晶体管和在基准电位以下的电压范围内进行工作的晶体管的双方混装于同一半导体基板上。
[0011 ] 在此，也可以采用如下方式，即，半导体装置还具备:第一电源端子，其向半导体基板的第一区域供给电位；第二电源端子，其向半导体基板的第二区域供给电位。由此，能够从半导体装置的外部经由第一以及第二电源端子而向半导体基板的第一以及第二区域供给不同的电位。
[0012]在该情况下，也可以采用如下方式，S卩，半导体装置还具备向杂质扩散区域以及埋入扩散层供给电位的第三电源端子、或者向第一或第二阱供给电位的第四电源端子。由此，能够从半导体装置的外部经由第三或第四电源端子而向杂质扩散区域以及埋入扩散层、或者第一或第二阱供给所需的电位。
[0013]此外，也可以采用如下方式，S卩，半导体装置还具备第一导电型的第三阱，所述第一导电型的第三阱在半导体基板的第一区域内，至少经由第一导电型的半导体层而被设置于埋入扩散层上。例如，通过交替配置第二导电型的阱和第一导电型的阱，从而能够降低被设置于这些阱上的多个晶体管之间的漏电流。
[0014]在该情况下，也可以采用如下方式，S卩，第一电源端子与第三阱电连接，并且从第一电源端子经由第三阱而向半导体基板的第一区域供给电位。由此，能够省略与半导体基板的第一区域电连接的配线。
[0015]在以上结构中，也可以采用如下方式，S卩，向P型的半导体基板的第二区域供给基准电位，向N型的杂质扩散区域以及埋入扩散层供给基准电位以上的第一电位，向P型的半导体基板的第一区域供给低于第一电位的第二电位，向N型的第一以及第二阱供给高于第二电位的电位。由此，半导体基板内的PN结被实施反偏压，从而能够避免无用的电流流过PN结。
[0016]在该情况下，也可以采用如下方式，S卩，向P型的半导体基板的第一区域供给低于基准电位的第二电位。由此，能够将在基准电位以下的电压范围内进行工作的N沟道晶体管设置在第一区域中，并且能够将在基准电位以上的电压范围内进行工作的N沟道晶体管设置在第二区域中。
[0017]此外，也可以采用如下方式，S卩，向N型的第一阱供给高于基准电位的电位，向N型的第二阱供给基准电位以下的电位。由此，能够将在基准电位以上的电压范围内进行工作的P沟道晶体管设置于第一 N阱中，并且将在基准电位以下的电压范围内进行工作的P沟道晶体管设置于第二N阱中。
[0018]在以上结构中，也可以采用如下方式，S卩，半导体基板的第一区域内的第一导电型的半导体层包括第一导电型的第二埋入扩散层，所述第一导电型的第二埋入扩散层被设置于埋入扩散层上且至少与第一以及第二阱接触。由此，能够减少流向半导体基板的第一区域内的漏电流。
【附图说明】
[0019]图1为模式化地表示本发明的第一实施方式所涉及的半导体装置的主要部分的剖视图。
[0020]图2为模式化地表示本发明的第二实施方式所涉及的半导体装置的主要部分的剖视图。
[0021]图3为模式化地表示本发明的第三实施方式所涉及的半导体装置的第一部分的图。
[0022]图4为模式化地表示本发明的第三实施方式所涉及的半导体装置的第二部分的图。
【具体实施方式】
[0023]以下，参照附图对本发明的实施方式进行详细说明。另外，对相同的结构要素标注相同的参照编号，并省略重复说明。
[0024]第一实施方式
[0025]图1为模式化地表示本发明的第一实施方式所涉及的半导体装置的主要部分的剖视图。如图