具有静电放电保护结构的半导体器件的制作方法
【专利说明】
【背景技术】
[0001]半导体应用中的重要部件是固态开关。作为示例，开关将汽车应用或工业应用的负载打开和关断。固态开关典型地包含例如场效应晶体管(FET)像金属氧化物半导体FET(MOSFET)或绝缘栅双极晶体管(IGBT )。
[0002]在这些应用中，晶体管的栅极和源极之间的栅极电介质的损坏可能由半导体器件的栅极接触区域与源极接触区域之间的静电放电事件所引起。为了保护栅极电介质免于静电放电事件，静电放电(ESD)保护结构被提供。ESD保护结构保护晶体管免于例如在组装或操作期间的静电放电。这些ESD保护结构要求集成半导体器件内的不可忽略的面积。
[0003]因此，期望提供具有增强的ESD保护特性和优化的面积效率的半导体器件结构。
【发明内容】
[0004]依据实施例，一种半导体器件包含半导体基体，该半导体基体具有第一表面和与第一表面相对的第二表面。半导体器件进一步包含半导体基体的第一表面上的第一隔离层和第一隔离层上的第一静电放电保护结构。第一静电放电保护结构具有第一端子和第二端子。第二隔离层被提供在静电放电保护结构上。第二隔离层上的栅极接触区域被电耦合到第一静电放电保护结构的第一端子。电接触结构被布置在栅极接触区域与半导体基体之间的重叠区域中。电接触结构被电耦合到第一静电放电保护结构的第二端子并且与栅极接触区域电隔离。
[0005]本领域技术人员在阅读下面详细的描述时和在观看附图时将认识到附加的特征和优点。
【附图说明】
[0006]附图被包含以提供对本发明的进一步理解，并且被并入在本说明书中且构成它的一部分。附图图解本发明的实施例并且与描述一起用来解释本发明的原理。将易于理解本发明的其它实施例和预期的优点，因为通过参考下面的详细描述，它们变得更好理解。
[0007]图1是依据实施例的半导体器件的部分的示意性横截面视图。
[0008]图2A和2B是依据不同实施例的半导体器件的部分的示意性平面图。
[0009]图3A到3D是依据不同实施例的沿着图2A或图2B的截面A-A’得到的包括布置在栅极接触区域与半导体基体之间的重叠区域中的电接触结构的半导体器件的部分的示意性横截面视图。
[0010]图4A和4B是依据不同实施例的沿着图2A或图2B的截面A-A’得到的进一步包括布置在栅极接触区域与半导体基体之间的重叠区域中的晶体管单元的半导体器件的部分的示意性横截面视图。
【具体实施方式】
[0011]在下面详细描述中，参考附图，附图形成其中的一部分，并且在附图中通过图解的方式示出其中可以实施本发明的特定实施例。要理解的是，在不脱离本发明的范围情况下，可以利用其它实施例并且可以做出结构的或逻辑的改变。例如，针对一个实施例图解或描述的特征能够被使用在其它实施例上或者与其它实施例结合使用以产生又进一步的实施例。旨在本发明包含这样的修改和变化。使用特定语言来描述示例，所述特定语言不应该被解释为限制所附权利要求书的范围。附图不是成比例的并且仅为了图解的目的。为了清楚起见，在不同的附图中通过对应的参考已指定相同元件，如果不是另外声明。
[0012]术语“具有”、“含有”、“包含”、“包括”等是开放的并且该术语指示所声明的结构、元素或特征的存在，但不排除附加元素或特征。冠词“一”、“一个”和“该”旨在包含复数以及单数，除非上下文另外清楚指示。
[0013]术语“电连接”描述电连接元件之间的永久的低欧姆连接，例如涉及的元件之间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。术语“电耦合”包含适配于信号传送的一个或多个介入元件可以被提供在电耦合元件之间，例如电阻器、电阻性元件或可控以临时性提供处于第一状态的低欧姆连接和处于第二状态的高欧姆电去耦的元件。
[0014]附图通过接近掺杂类型“η”或“p”指示或“ + ”来图解相对掺杂浓度。例如，“η_”意味着低于“η”掺杂区域的掺杂浓度的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或不同的绝对掺杂浓度。
[0015]图1是依据实施例的半导体器件10的部分的示意性横截面视图。
[0016]半导体器件10包括半导体基体100，该半导体基体100具有第一表面101和与第一表面101相对的第二表面102。半导体器件10进一步包括半导体基体100的第一表面101上的第一隔离层200和第一隔离层200上的第一静电放电保护结构310。第一静电放电保护结构310具有第一端子312和第二端子314。第二隔离层400被提供在第一静电放电保护结构310上。第二隔离层400上的栅极接触区域500被电耦合到第一静电放电保护结构310的第一端子312。电接触结构600被布置在栅极接触区域500与半导体基体100之间的重叠区域中。电接触结构600被电耦合到第一静电放电保护结构310的第二端子314并且与栅极接触区域500电隔离。依据实施例，电接触结构600可以被电耦合到源极端子S，如在图1中由第一虚线指示的。通过在栅极接触区域500下面提供耦合到源极端子S的电接触结构600，第一静电放电保护结构310的面积高效的布置被实现。依据另一个实施例，电接触结构600可以被电耦合到与源极端子S电耦合的半导体基体100内的半导体区域，如在图1中由第二虚线指示的。通过提供被电耦合到半导体基体100的电接触结构600，第一静电放电保护结构310具有到半导体基体100的增强的热耦合。
[0017]半导体器件10可以包括功率半导体元件，诸如IGBT (绝缘栅双极晶体管)例如RC-1GBT (反向导通IGBT)、RB-1GBT (反向阻断IGBT)以及包含MOSFET (金属氧化物半导体场效应晶体管)的IGFET (绝缘栅极场效应晶体管)。半导体器件10也可以包括超级结晶体管、沟槽场效应晶体管，或经由栅极端子控制负载电流的任何进一步晶体管器件。在减少半导体器件10的芯片尺寸时，更小的输入电容导致由半导体器件10的栅极与源极之间的静电放电事件引起的提高的损坏风险。
[0018]在图2A的平面图中，晶体管单元经由源极接触区域700来接触，其中栅极接触区域500被提供在半导体器件10的边沿部分中。在将半导体器件10形成为功率半导体元件时，栅极接触区域500和源极接触区域700的金属化的产生的厚度可以在I Mm到10 Mm或3 Mm到7 Mm的范围内，并且栅极接触区域500和源极接触区域700可以以在5 Mm到20Mm或10 Mm到15 Mm的范围内的最小距离B来分离。如在图2B中示出的，栅极接触区域500可以也被布置在半导体器件10的中间部分中，其中源极接触区域700围绕栅极接触区域 500。
[0019]图3A是依据实施例的沿着图2A或图2B的截面A_A’得到的半导体器件10的部分的示意性横截面视图。
[0020]可以从如下材料来提供半导体基体100:单晶半导体材料，例如硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或砷化镓GaAs。第一和第二表面101、102之间的距离被选择以实现指定的电压阻断能力并且可以是至少20 Mm，例如至少50 Mm。其它实施例可以提供具有几个100 Mffl的厚度的半导体基体100。半导体基体100可以具有矩形形状，该矩形形状具有在几毫米范围内的边沿长度。第一和第二表面101、102的法线限定垂直方向并且与法线方向正交的方向是横向方向。
[0021]半导体基体100可以包括漏极区110和漂移区120，其将被进一步描述在图4A和4B的视图中。第一隔离层200被形成在半导体基体100的第一表面101上。第一隔离层200可以包含被适配于隔离半导体基体100与第一隔离层200上的第一静电放电保护结构310的任何电介质或电介质的组合。第一隔离层200可以包含例如氧化物、氮化物、氮氧化物、高k材料、酰亚胺、绝缘树脂或玻璃的一个或任何组合。第一隔离层200可以包含例如通过硅的局域氧化(LOCOS)工艺形成的场氧化物。如能够在图3A中看到的，第一隔离层200可以包含在第一静电放电保护结构310与半导体基体100之间的重叠区域中的场电介质诸如场氧化物，并且可以进一步包含在源极接触区域700与半导体基体100之间的重叠区域中的栅极电介质诸如栅极氧化物。第一隔离层200的场电介质的厚度可以在0.5 Mm到5Mm或I Mm到3 Mm的范围内，第一隔离层200