的栅极电介质的厚度可以在20 nm到150 nm或40 nm到120 nm的范围内。
[0022]第二隔离层400被形成在第一静电放电保护结构310和第一隔离层200上。第二隔离层400可以包括第一到第三电介质层410、420和430的堆叠。第一电介质层410可以包含四乙基原硅酸盐(TEOS)/未掺杂硅酸盐玻璃(USG)薄膜。第二隔离层400的第一电介质层的厚度可以在50 nm到500 nm的范围内。第二电介质层420可以包含磷娃酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)。第二隔离层400的第二电介质层的厚度可以在200 nm到2 Mm的范围内。第二隔离层400的第三电介质层430可以包含氧化硅、氮化物或氮氧化物层中的至少一个，其被形成在栅极接触区域500与电接触结构600之间。第二隔离层400的第三电介质层430的厚度可以在40 nm到1000 nm的范围内或在100 nm到300 nm的范围内。栅极接触区域500被形成在第二隔离层400上。接近栅极接触区域500，源极接触区域700被形成在第二隔离层400上，其以距离B与栅极接触区域500间隔开(也参看图2A和图2B)。在栅极接触区域500和源极接触区域700上形成钝化层800，其可以包含例如酰亚胺、氮化物、氧化物或氮氧化物的一个或任何组合。
[0023]栅极接触区域500包含:栅极接触部分510，其经由接触塞子520被电耦合到第一静电放电保护结构310的第一端子312 ;以及栅极垫530。栅极接触区域500的栅极接触部分510被钝化层800覆盖，其中栅极垫530是未被钝化层800覆盖的栅极接触区域500的暴露的部分。栅极垫530可以被用于向要被连接到外部器件或元件的栅极接触区域500提供接合接触。在实施例中，栅极接触区域500也可以包括半导体器件10的边沿部分处的栅极流道(runner)结构或布置在半导体器件10的晶体管单元阵列内的栅极指形结构。
[0024]除了第一静电放电保护结构310以外，可以提供第二静电放电保护结构320。第二静电放电保护结构320可以与第一静电放电保护结构310 —起被形成在第一隔离层200上，其中第二静电放电保护结构320包含经由接触塞子520电耦合到栅极接触区域500的第一端子322和电耦合到源极接触区域700的第二端子324。源极接触区域700包含被电耦合到晶体管的源极的源极接触部分710和被电耦合到第二静电放电保护结构320的第二端子324的接触塞子720。依据实施例，第二静电放电保护结构320的第二端子324可以被布置在源极接触区域700与半导体基体100之间的重叠区域中。
[0025]栅极接触区域500和源极接触区域700例如由于光刻图样化可以是共同金属布线层的分离部分，其中半导体器件10包括包含栅极接触区域500和源极接触区域700的单个金属布线层以及电接触结构600。
[0026]栅极接触区域500和源极接触区域700可以被形成为包含接触塞子520、720、栅极和源极接触部分510、710以及栅极垫530的金属层结构。这样的金属层结构可以包括或含有作为(一个或多个)主要成分的铝Al、铜Cu或者铝或铜的合金，例如AlS1、AlCu、或AlSiCu。依据其它实施例，栅极接触区域500和源极接触区域700可以含有一个、两个、三个或更多个子层，每个子层含有作为主要成分的镍N1、钛T1、银Ag、金Au、钨W、铂Pt和钯Pd中的至少一个。例如，子层可以含有金属氮化物或金属合金，该金属合金含有N1、T1、Ag、Au、W、Pt、Pd 和 / 或 Co ο
[0027]在图3A的实施例中，第一静电放电保护结构310和第二静电放电保护结构320共同具有第一端子312、322。
[0028]第一静电放电保护结构310和/或第二静电放电保护结构320可以包含具有串联连接的第一和第二区的至少一个多晶硅二极管。在本文中，产生的二极管可以是双向的，其具有奇数数目的第一和第二区，例如n-p-n-----p-n结构。产生的二极管也可以是单向的，
其具有偶数数目的第一和第二区，例如n-p-n-----P结构。如在图3A中示出的，第一静电放电保护结构310可以包含第一隔离层200上的多晶硅层300，其具有沿着横向方向交替布置的相对导电类型的第一区316和第二区318。以相同的方式，第二静电放电保护结构可以包含第一隔离层200上的多晶硅层300，其具有沿着横向方向交替布置的相对导电类型的第一区326和第二区328。
[0029]第一和第二静电放电保护结构310和320可以被同时形成。详细地，第一静电放电保护结构310和第二静电放电保护结构320可以通过在第一隔离层200上形成第一导电类型的多晶硅层300来制造。在形成多晶硅层300之后，掩模层(未示出)例如硬掩模层或抗蚀剂层被形成在多晶硅层300上并且通过光刻工艺被图样化，使得第二区318、328不被掩模层覆盖。在随后的注入工艺中，第二导电类型的掺杂剂被引入到在多晶硅层300上不被掩模层覆盖的暴露的第二区318、328以形成第二导电类型的第二区318、328。因此，第一区316、326和第二区318、328中的每个包括第一导电类型的第一掺杂剂，并且第二区318、328进一步包括过补偿第一导电类型的第一掺杂剂的第二导电类型的第二掺杂剂。在另一个实施例中，第一区316、326中的每个可以包括第一导电类型的第一掺杂剂并且第二区318、328在没有过补偿第一导电类型的第一掺杂剂的情况下可以仅包括第二导电类型的第二掺杂剂。在本文中，在分离的工艺中例如通过离子注入和/或扩散分别将第一掺杂剂引入到第一区316、318中并且将第二掺杂剂引入到第二区236、328中，其中第一和第二区316、326 ;318、328之间的重叠区可以包括由于掺杂剂的扩散导致的第一和第二掺杂剂。
[0030]结果，布置在横向方向上的具有多晶硅层300中的第一和第二区的区边界处的交替pn结(二极管)的多晶硅二极管链或串被形成。在实施例中，区的掺杂浓度被适配，使得串联连接的齐纳二极管被形成在多晶硅层300内。通过各自包含第一区316、326和第二区318、328的相继二极管的数目，第一和第二静电放电保护结构310或320的击穿电压能够被调整。
[0031]分别在第一端子312、322与第二端子314、324之间的第一和/或第二静电放电保护结构310、320的长度可以在5 Mm到150 Mm或20 Mm到50 Mm的范围内。依据图3A-3D、2A和2B的第一静电放电保护结构310的面积可以在5000 Mm2到10000 Mm2的范围内。第一静电放电保护结构310和第二静电放电保护结构320不要求附加的芯片面积，因为第一静电放电保护结构310被构建在半导体基体100与栅极垫500之间，以及第二静电放电保护结构320被构建在栅极垫500和源极接触区域700的布线层(例如金属层)之间并且部分在该布线层下面。
[0032]假定每Mm 二极管宽度ImA的击穿电流，关于HBM (人体模型)测试的静电放电保护结构310、320的鲁棒性可以在200 V到5 kV的范围内。图4A和4B的静电放电保护结构310、320可以被定位在与源极接触塞子730平行的栅极垫500的两个相对侧面上，该源极接触塞子730可以被形成为在栅极垫500下面正运行的晶体管单元的接触孔或条。对于栅极垫500的10Mm长度而言，关于HBM测试的静电放电保护结构310、320的鲁棒性可以在500 V到2 kV的范围内。对于栅极垫500的500Mm长度而言，关于HBM测试的静电放电保护结构310、320的鲁棒性可以在2 kV到5 kV的范围内。
[0033]第二静电放电保护结构320也可以被放置在半导体器件10的边沿终止结构内。静电放电保护结构310、320的面积在4 mm长的芯片边沿的情况下可以在20000 Mm2到400000Mffl2的范围内。在这种情况下，边沿终止的面积和总的芯片面积可以被增加。假定每Mffl 二极管宽度ImA的击穿电流，关于HBM测试的鲁棒性将会在10 kV到14 kV的范围内。第一和/或第二静电放电保护结构310、320的面积可以被适当选择用于耗散由栅极接触区域500与源极接触区域700之间的静电放电事件(ESD事件)引起的能量。
[0034]第一和第二静电放电保护结构310、320的第一端子312和322可以被电连接。此夕卜，第一和第二静电放电保护结构310、320的第二端子314和324也可以被电连接以提供具有并联电连接的第一和第二静电放电保护结构310、320的静电放电保护结构。由第一和第二