型掺杂区221可以相互断开，也就是二者临近的端部并不连接。
[0091]更加具体而言，在有源区210内，第一 P型掺杂区220的宽度和间距均大于分压环区域211内的第二 P型掺杂区221。优选地，第一 P型掺杂区220和第二 P型掺杂区221可以满足如下关系:a>b，c>d，a+b>c+d，d>e，其中，a为第一 P型掺杂区220在第二方向上的宽度，b为第二 P型掺杂区221在第二方向上的宽度，c为相邻的第一 P型掺杂区220在第二方向上的间距，d为相邻的第二 P型掺杂区221在第二方向上的间距，e为过渡区内第一P型掺杂区220与第二 P型掺杂区221在第一方向上的间距。过渡区结构设计的不合理，将直接导致器件击穿电压下降、漏电等问题，最终导致器件失效。
[0092]如上所述，通过过渡区相互断开的P型掺杂区，使器件在有源区210内与有源区210外的分压环区域211采用不同最小重复尺寸的P型掺杂区，并且使分压环区域211内的P型掺杂区的击穿电压高于有源区内的P型掺杂区的击穿电压，从而在无需增加分压环区域211尺寸的条件下，就能使器件在反偏耗尽时，保证器件的击穿点发生在有源区210内而非分压环211内，而有源区210内由于存在大面积的PN结二极管，一旦击穿，就能有效泄放电流，使器件工作在正常状态。
[0093]第二实施例
[0094]参考图9至11，与第一实施例类似，仍以超结结构的MOS器件为例，器件的版图平面包括有源区210以及位于有源区外围的分压环区域211。
[0095]有源区210内具有沿第一方向(例如从上之下的纵向)延伸的多个第一 P型掺杂区220，多个第一 P型掺杂区220在第二方向上(第二方向在版图平面内垂直于第一方向，例如为横向)上等间距排布。分压环部分211内具有沿第一方向延伸的多个第二 P型掺杂区221，多个第二 P型掺杂区221在第二方向上等间距排布，第一 P型掺杂区220的击穿电压小于第二 P型掺杂区221的击穿电压。
[0096]进一步而言，第一 P型掺杂区220在第二方向上的最小重复尺寸(pitch)大于第二 P型掺杂区221在第二方向上的最小重复尺寸。换言之，分压环区域211内的P型掺杂区的排布比有源区210内的P型掺杂区的排布更加密集。需要说明的是，本文中的第一 P型掺杂区220和第二 P型掺杂区221为条形，最小重复尺寸指的是P型掺杂区的宽度与间距之和。
[0097]在有源区210和分压环区域211之间连接过渡的过渡区(例如，该过渡区位于有源区210的边缘部分)内，第一 P型掺杂区220的端部向外伸出多个和第二 P型掺杂区221相接的分叉部222，分叉部222的宽度小于第一 P型掺杂区220的宽度。
[0098]优选地，第一 P型掺杂区220和第二 P型掺杂区221满足如下关系:a>b，c>d，a+b>c+d，其中，a为第一 P型掺杂区220在第二方向上的宽度，b为第二 P型掺杂区221在第二方向上的宽度，c为相邻的第一 P型掺杂区220在第二方向上的间距，d为相邻的第二P型掺杂区221在第二方向上的间距。
[0099]如上所述，过渡区采用分叉结构的P型掺杂区，使器件在有源区220内与有源区外的分压环区域221采用不同最小重复尺寸的P型掺杂区，并且使分压环区域221内的P型掺杂区的击穿电压高于有源区220内的P型掺杂区的击穿电压，从而在无需增加分压环区域220尺寸的条件下，就能使器件在反偏耗尽时，保证器件击穿点发生在有源区，而有源区内由于存在大面积的PN结二极管，一旦击穿，就能有效泄放电流，使器件工作在正常状态。
[0100]第三实施例
[0101]本实施例的制造方法可以适用于如第一实施例和第二实施例所示的超结结构半导体器件。
[0102]参考图12，提供半导体衬底201，在半导体衬底201上形成中间子外延层2021。其中，半导体衬底201例如可以是N型重掺杂(N+)的硅衬底，中间子外延层2021为N型轻掺杂(N-)，中间子外延层2021可以具有预设的厚度和预设的电阻率。
[0103]参考图13，利用光刻掩蔽层2051对中间子外延层2021进行P型离子注入，从而在中间子外延层2021内形成P型掺杂区2031和2041。其中，有源区内的P型掺杂区2031的最小重复尺寸较大，而有源区外的P型掺杂区2041的最小重复尺寸较小。
[0104]进一步而言，在P型杂质注入前，可以在中间子外延层2021上涂光刻胶，然后用具有P型掺杂区图案的光刻版对光刻胶进行显影、曝光，最终形成P型杂质注入窗口，窗口打开的地方P型杂质才可以注入进去，窗口没有打开的地方的光刻胶作为光刻掩蔽层2051，阻挡P型杂质的注入。因此，P型杂质注入的区域分布光刻版上的P型掺杂区图案决定的。
[0105]参考图14，将光刻掩蔽层去除，然后再生长另一中间子外延层2022，其掺杂类型为N型。
[0106]参考图15，与先前类似的，利用光刻掩蔽层2052对中间子外延层2022进行P型离子注入，从而在中间子外延层2022内形成P型掺杂区2032和2042。其中，P型掺杂区2032和2042与中间子外延层2021内的P型掺杂区2031和2032的位置对准。
[0107]参考图16，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2023，其掺杂类型为N型。
[0108]参考图17，与先前类似的，利用光刻掩蔽层2053对中间子外延层2023进行P型离子注入，从而在中间子外延层2023内形成P型掺杂区2033和2043。其中，P型掺杂区2033和2043与先前形成的P型掺杂区的位置对准。
[0109]参考图18，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2024，其掺杂类型为N型。
[0110]参考图19，与先前类似的，利用光刻掩蔽层2054对中间子外延层2024进行P型离子注入，从而在中间子外延层2024内形成P型掺杂区2034和2044。其中，P型掺杂区2034和2044与先前形成的P型掺杂区的位置对准。
[0111]参考图20，与先前类似的，将光刻掩蔽层去除，然后再生长另一中间子外延层2025，其掺杂类型为N型。
[0112]参考图21，与先前类似的，利用光刻掩蔽层2055对中间子外延层2025进行P型离子注入，从而在中间子外延层2025内形成P型掺杂区2035和2045。其中，P型掺杂区2035和2045与先前形成的P型掺杂区的位置对准。
[0113]参考图22，与先前类似的，将光刻掩蔽层去除，然后再生长顶层子外延层2026，其掺杂类型为N型。
[0114]参考图23，使用光刻版定位出体区206和第三P型掺杂区207的位置，并进行离子注入和退火，从而在有源区内形成第一 P型掺杂区203和体区206，在有源区外形成第二 P型掺杂区204和第三P型掺杂区207。
[0115]另外，还可以在有源区内形成栅极结构208，栅极结构208可以包括栅介质层(例如氧化硅)和栅电极(例如，多晶硅)。例如，可以在有源区内形成多晶硅并刻蚀，以形成栅电极。
[0116]参考图24，之后，可以在有源区内形成其他器件结构，例如位于体区206内的源极、与源极电连接的金属层209等。
[0117]至此，形成的器件结构包括:半导体衬底201 #型掺杂的外延层202，位于半导体衬底201上，外延层202可以包括多个相叠的中间子外延层和顶层子外延层；P型掺杂的体区206，位于有源区中的外延层内；N型掺杂的源区，位于体区内，源区的边界与体区206的边界之间具有间隔；栅极结构208，位于有源区中的外延层上，栅极结构208至少覆盖源区的边界与体区206的边界之间的间隔；第一 P型掺杂区203，位于有源区中的外延层202内且自体区206的底部向下延伸；第三P型掺杂区207，位于有源区外的外延层202内；第二P型掺杂区204，位于有源区外的外延层202内且自第三P型掺杂区207的底部向下延伸。
[0118]第四实施例
[0119]参考图25，图25示出了第四实施例的光刻版的局部放大图，该光刻版可以用于第三实施例中对有源区内和有源区外的P型掺杂区进行定位。其中，在器件的有源区内，该光刻版具有沿第一方向(例如纵向)延伸的多个第一图形320，多个第一图形320在第二方向(例如横向)上等间距排布；在有源区外(也即分压环区域内)，该光刻版具有沿第一方向延伸的多个第二图形321，多个第二图形321在第二方向上等间距排布，第一图形320在第二方向上的最小重复尺寸大于第二图形321在第二方向上的最小重复尺寸。
[0120]更进一步而言，第四实施例中，在有源区和分压环区域之间连接过渡的过渡区内，第一图形320和第二图形321相互断开，二者并不相接。
[0121]采用图25所示光刻版形成的器件版图结构对应于图6至图8所示的结构。
[0122]第五实施例
[0123]参考图26，图26示出了第五实施例的光刻版的局部放大图，该光刻版可以用于第三实施例中对