半导体器件的制造方法
【技术领域】
[0001]本发明涉及浅沟槽隔离(STI)的制造方法，并且特别地，通过减少缺陷来改进STI的可靠性。
【背景技术】
[0002]通过热氧化二氧化硅衬底来形成浅沟槽隔离区以在硅衬底的表面上形成二氧化硅层。接着通过化学气相沉积(CVD)在二氧化硅层的顶部沉积氮化硅层。图案化氮化硅层并作为掩模用于将沟槽刻蚀进入硅衬底。然而，在硅层、氮化物层、抗蚀剂层或衬底的表面上固有存在的小颗粒可以阻碍刻蚀工艺和引起缺陷。
[0003]—种通常类型的缺陷是针状缺陷，其中，颗粒阻碍刻蚀工艺，然后这会在浅沟槽隔离区内部的阻挡区产生针状缺陷。也可能产生其它类型的缺陷，例如圆锥状或柱状缺陷。针状缺陷或其它缺陷可能引起在硅衬底和浅沟槽隔离区上的有源区之间的不想要的电击穿。这可能发生是因为针状缺陷顶部和有源区之间的距离与由浅沟槽隔离区的深度给出的所需要的隔离距离相比大大减小了。所减少的隔离距离在高压操作中尤其危险。
[0004]鉴于这些考虑，需要减少浅沟槽隔离区的制造步骤中的缺陷。
【发明内容】
[0005]根据本发明的一种制造半导体器件的方法包括:形成包括针状缺陷的沟槽，在包括针状缺陷的沟槽上沉积高密度等离子体氧化物，通过氧化物刻蚀除去针状缺陷上的部分高密度氧化物和线形氧化层，并且在施加氧化物刻蚀步骤之后，通过施加硅刻蚀来回刻蚀针状缺陷。
[0006]本发明的其它方面和优点在下面的具体描述中是显而易见的，与附图相结合，以示例的方式描述本发明的原理。
【附图说明】
[0007]图1A-1D描述了具有针状缺陷的沟槽的形成；
[0008]图2A-2F描述了减少浅沟槽隔离中缺陷的方法的第一实施例；
[0009]图3A-3F描述了减少浅沟槽隔离中缺陷的方法的第二实施例；
[0010]图4A-4E描述了减少浅沟槽隔离中缺陷的方法的第三实施例。
【具体实施方式】
[0011]可以理解的是这里一般性描述的实施例中的和附图中示出的元件可以各种不同的配置来布置和设计。因此，以下各种实施例的更具体的描述，以及图中的示出，并不是为了限制本申请的范围，而只是代表不同的实施例。当实施例的不同方面在图中示出时，除非特别指出，这些图不必是按比例绘制。
[0012]所描述的实施例在各方面中只是作为示例性的而不是限制。因此，本发明的范围由权利要求限定而不是通过这些详细说明表明。与权利要求相当的范围和含义内的所有的变化被包括在它们的范围中。
[0013]参考本说明书中的特征、优点、或类似的术语并非暗示由本发明可能实现的所有的特征和优点应该或者在任何单个的实施例中。而是，关于这些特征和优点的术语被认识是结合实施例描述的特征、优点或者特色被包含在至少一个实施例中。因此，贯穿说明书的特征和优点的讨论，以及类似的术语，可能但不是必须指相同的实施例。
[0014]另外，所描述的本发明的特征，优点和特色在一个或多个实施例中可能以任何合适的方式被组合。本领域技术人员将认识到，根据这里的描述，本发明可以在没有一个或多个具体的特征或特别的实施例的优点下实施。在其它情况中，另外的特征和优点可能在某些实施例中，而不是在本发明的所有实施例中出现。
[0015]参考本说明书中的特征、优点、或类似的术语意味着结合指定的实施例描述的特定的特征、结构、或特点被包括在至少一个实施例中。因此，说明书中的短语“在一个实施例中”、“在实施例中”和类似的术语可能，但不是必须的，涉及相同的实施例。
[0016]参考图1A-1D示出了半导体器件中的沟槽的制造方法。
[0017]在图1A中，在半导体衬底101，例如是硅衬底的表面上形成堆栈。堆栈包括在半导体衬底101表面上的二氧化硅层102和二氧化硅层102的顶部上的氮化硅层104。例如，二氧化硅层102通过热氧化半导体衬底101形成。然后，氮化硅层104通过化学气相沉积(CVD)或另一种沉积技术沉积到二氧化硅层102的顶部。
[0018]堆栈形成之后，抗蚀剂层106形成在氮化硅层104的顶部并在抗蚀剂层106中执行图形转移，如图1B所示。图案化工艺可以使用正抗蚀剂或负抗蚀剂利用任何适当的图案化技术执行，例如利用掩模的光刻技术。图案化定义了将要形成浅沟槽隔离的隔离区，以下将详细描述。
[0019]在图1C中，沟槽形成在由图案化的抗蚀剂定义的隔离区中。在一个实施例中，沟槽通过干法刻蚀使用抗蚀剂106和图案化的氮化硅层104作为掩模来刻蚀。干法刻蚀去除隔离区中的部分二氧化硅层102，和在隔离区中在半导体衬底101的顶表面中产生凹处。
[0020]在图1C中，刻蚀工艺例如被半导体衬底101表面上的颗粒阻碍，因此在颗粒下形成针状缺陷108阻碍刻蚀工艺。沟槽的形成还可以制造任何其它类型的不需要的缺陷，例如柱状缺陷或圆锥体缺陷。术语针状缺陷在实施例的以下描述中使用，但是实施例并不限于针状缺陷并且可以被应用到在半导体器件的沟槽形成中出现的任何其它缺陷。在一个实施例中，针状缺陷108从沟槽的底表面凸出，如图1C所示。在另一个实施例中，针状缺陷从沟槽的侧壁凸出。还可能形成一个以上缺陷。
[0021]如图1C所示的针状缺陷108的高度与半导体衬底101中的凹处的深度的高度大致相同。也就是说，针状缺陷108的顶部靠近半导体衬底101的顶表面的水平。然而，实施例并不限于这个高度。
[0022]在图1D中，线形氧化物110形成在隔离区内部。可以使用热氧化工艺形成线形氧化物110。在本实施例中，线形氧化物110形成在沟槽的侧壁的表面，沟槽的底部，以及针状缺陷108的表面上。在一个实施例中，线形氧化物110的厚度大约是25nm。
[0023]现在来看图2A，在半导体器件的顶部形成高密度等离子(HDP)氧化物202，覆盖图案化的氮化硅层106和填充部分沟槽。图2A所示的工艺步骤跟随在以上描述的根据图1D的工艺步骤之后。可选地，可以跳过如图1D所描述的形成线形氧化物的步骤，HDP氧化物202可能直接形成在半导体衬底101的顶部并与半导体衬底101接触的沟槽中。
[0024]在图2A中，由于HDP氧化物沉积和用于形成HDP氧化物202的溅镀工艺的固有特性，因此与通常沉积HDP氧化物厚层的沟槽的底部和沟槽侧壁的较大面积相比，只有HDP氧化物的薄层沉积在小面积上例如针状缺陷108的顶端。如图2A所示，沟槽只是被HDP氧化物202部分地填充，在针状缺陷108顶端沉积的HDP氧化物202的厚度比在沟槽的底部和侧壁沉积的HDP氧化物202的厚度小得多。
[0025]在一个实施例中，HDP氧化物沉积使用产生2.5K HDP的条件，它使用例如在氮化硅层104的大的平表面上产生约2500埃(250纳米)厚度的HDP氧化物膜。在本实施例中，沉积在沟槽的底部和侧壁上的HDP氧化物202的厚度也是250纳米左右，因此，沉积在针状缺陷108的侧壁的上部和针状缺陷顶部的HDP氧化物202的厚度小很多并且可以是25纳米左右或更少。在图2A中，所沉积的HDP氧化物202的厚度向着针状缺陷108的中心铅锤轴线的方向放射性地减少。
[0026]参考图2B，施加氧化物刻蚀去除覆盖针状缺陷108顶端的部分HDP氧化物202和线形氧化物110，从而暴露针状缺陷的顶端，因此沟槽的侧壁和底部仍然被线形氧化物110和HDP氧化物202覆盖。氧化物刻蚀可以是干法刻蚀或湿法刻蚀，例如活性离子刻蚀，化学干法刻蚀，缓冲氧化物刻蚀，或任何其它用于刻蚀氧化物膜的合适的技术。在一个实施例中，氧化物刻蚀使用参数以除去与针状缺陷108的顶端上的线形氧化物110和HDP氧化物202加起来的厚度相同的氧化物。例如，如果在针状缺陷108上的线形氧化物110测得25nm和HDP氧化物测得25nm，那么导致50纳米氧化物去除的氧化物刻蚀可以用于暴露针状缺陷的顶端，同时保留沟槽底部和侧壁被HDP氧化物覆盖。
[0027]参考图2C，施加多晶硅或硅刻蚀以减少针状缺陷108的高度。多晶硅或硅刻蚀可以是干法刻蚀或湿法刻蚀，使用任何合适的技术以除去至少一部分针状缺陷108。由于针状缺陷108的顶端被暴露，多晶硅或硅刻蚀达到针状缺陷的顶端和从顶端开始回刻蚀针状缺陷和在刻蚀工艺中向底部发展。多晶硅或硅刻蚀对二氧化硅具有高选择性，因此在保留HDP氧化物202完整的同时选择性地回刻蚀针状缺陷108。因此，与刻蚀工艺前的针状缺陷的高度相比，多晶硅或硅刻蚀之后的针状缺陷108的高度被减小。多晶硅或硅刻蚀并不攻击沟槽，因此沟槽的侧壁不受多晶硅或硅刻蚀的影响。一些多晶硅或硅刻蚀的例子使用参数减少针状缺陷108的高度到约300纳米。
[0028]参考图2D，另外的HDP氧化物204被沉积在半导体器件上以填充其余的沟槽。在一个实施例中，HDP氧化物204沉积保留HDP氧化物204和针状缺陷108之间的小的气隙，如图2D所示。在另一个实施例中，HDP氧化物204与针状缺陷108直接接触。然后可以执行化学机械研磨(CMP)从而暴露氮化硅层104，如图2E所示。然后可能去除氮化硅层104以形成浅沟槽隔离区，如图2F所示。
[0029]现在参考图3A，高密度等离子