接触。由此，可提高背表面电极98对第一主表面80b的粘附性。
[0090](第二实施例)
[0091]以下将参考图4说明根据第二实施例的制造MOSFET I的方法。应当注意通过根据第二实施例的制造方法制造的MOSFET I具有与第一实施例相同的结构。
[0092]首先，通过与第一实施例中说明的相同的方法执行制备碳化硅衬底的步骤(S 10:图4)。由此，制备具有第一主表面80b和与第一主表面80b相反的第二主表面80a的碳化硅衬底。随后，通过与第一实施例中说明的相同的方法执行使蚀刻坑出现的步骤(S20:图4)。由此，包括微管道的蚀刻坑3a的蚀刻坑3出现在第一主表面80b中。随后，通过与第一实施例中说明的相同的方法执行获得关于微管道的位置信息的步骤(S30:图4)。由此，获得关于碳化硅衬底80的第一主表面80b中的微管道的蚀刻坑3a的二维位置信息。随后，通过与第一实施例中说明的相同的方法执行抛光第二主表面的步骤(S40:图4)。由此，抛光碳化硅衬底80的第二主表面80a。随后，通过与第一实施例中说明的相同的方法执行形成外延层的步骤(S50:图4)。由此，碳化硅外延层81形成为与碳化硅衬底80的第二主表面80a接触。
[0093]随后执行形成切割位置图案的步骤(S51:图4)。具体地，参考图22，指示在下述切割碳化硅衬底的步骤(S100:图4)中将被切割的碳化硅衬底的切割位置的图案2形成在碳化硅衬底80上形成的碳化硅外延层81的正表面1a上。指示切割位置的图案通过例如在碳化硅外延层81的正表面1a中例如提供具有线性图案的凹槽而形成。图案2被提供为对应于切割的芯片的形状，且可以是例如当从垂直于碳化硅外延层81的正表面1a的方向观察时，沿X轴方向以及I轴方向布置的多个矩形或正方形框架。由此，可区分切割的芯片的外边缘。
[0094]随后，执行观察微管道的步骤(S52:图4)。例如，将光学显微镜置于面对碳化硅衬底80的第二主表面80a的位置处。随后，例如，将光学显微镜聚焦在第一主表面80b上，且通过光学显微镜获得整个第一主表面80b的图像。由此，获得关于第一主表面80b的二维信息。关于第一主表面80b的二维信息包括关于第一主表面80b中的微管道的蚀刻坑3a的二维位置信息。例如根据通过光学显微镜获得的第一主表面80b的图像指定形成在第一主表面80b中的微管道的蚀刻坑3a在第一主表面80b中的二维位置。随后，例如，将光学显微镜聚焦在第二主表面80a上，且获得整个第二主表面80a的图像。将关于第一主表面中的微管道的蚀刻坑3a的二维位置信息与指示形成在第二主表面80a上的切割位置的图案2进行比较。指定微管道的蚀刻坑3a存在于指示切割位置的图案2中的哪里。关于各自包括微管道的蚀刻坑3a的芯片的识别编号(地址)的信息被记录在外部存储器等中。应当注意可通过与获得关于微管道的位置信息的步骤(S30:图3)中说明的相同的方法指定微管道。
[0095]随后，通过与第一实施例中说明的相同的方法执行注入离子的步骤(S60:图4)、形成正表面电极的步骤(S70:图4)、研磨第一主表面的步骤(S80:图4)以及形成背表面电极的步骤(S90:图4)。
[0096]随后，执行切割碳化硅衬底的步骤(S100:图4)。具体地，沿通过在碳化硅衬底80上形成的碳化硅外延层81的正表面1a上形成切割位置图案的步骤(S51:图4)形成的指示切割位置的图案2切割碳化硅衬底80。由此，如图21中所示，将碳化硅衬底10切割成多个芯片C12至C65。多个芯片C12至C65包括各具有微管道的蚀刻坑3a的芯片C25以及C43，以及各具有除了微管道之外的蚀刻坑3b的芯片C23、C32和C55。
[0097]随后，执行进行芯片的筛选的步骤(S110:图4)。根据观察微管道的步骤(S52:图4)中记录的关于各自包括微管道的蚀刻坑3a的芯片的识别编号(地址)的信息，包括微管道的蚀刻坑3a的芯片被确定为缺陷产品，且不包括微管道的蚀刻坑3a的芯片被确定为合格产品。应当注意，如上指定的各自包括微管道的蚀刻坑3a的芯片的识别编号是在根据关于第一主表面中的微管道的蚀刻坑3a的二维位置信息观察微管道的步骤中获得的信息。应当注意，根据获得关于微管道的位置信息的步骤(S30:图4)中获得的关于微管道的二维位置信息或根据由观察微管道的步骤(S52:图4)中获得信息以及获得关于微管道的位置信息的步骤(S30:图4)中获得的信息两者而确定的信息执行芯片的筛选。
[0098]随后，将说明根据第二实施例的制造MOSFET I的方法的功能和效果。
[0099]依照根据第二实施例的制造MOSFET I的方法，指示芯片C12至C65的切割位置的图案2形成在碳化硅外延层81的正表面1a上。在将碳化硅衬底80切割成多个芯片C12至C65的步骤中，沿图案2切割碳化硅衬底80。通过形成指示切割位置的图案，可通过简单的方法指定其中存在微管道的芯片。
[0100]而且，依照根据第二实施例的制造MOSFET I的方法，通过将关于微管道的二维位置信息与图案2的位置进行比较来执行进行芯片C12至C65的筛选的步骤。在碳化硅衬底80具有小翘曲的情况下，通过将关于第一主表面80b中的微管道的二维位置信息与在位于更接近第二主表面80a的一侧上的正表面1a上形成的图案2的位置进行比较，可通过简单的方法且以高精度指定其中存在微管道的芯片。
[0101]应当注意，虽然在上述各个实施例中，第一导电类型已经描述成η型且第二导电类型已经描述成P型，但是第一导电类型可以是P型且第二导电类型可以是η型。此外，虽然在上述各个实施例中，MOSFET已经描述成碳化娃半导体器件的一个实例，但是碳化娃半导体器件可以是IGBT(绝缘栅双极晶体管)、SBD(肖特基势皇二极管)等等。
[0102]应当理解，本文公开的实施例在每个方面都是说明性而非限制性的。本发明的范围由权利要求的范围限定，而不是由上述说明书限定，且旨在包括处于等同于权利要求范围的范围和含义内的任意变型。
[0103]参考符号列表
[0104]1:碳化硅半导体器件(MOSFET) ;2:图案；3，3a, 3b:蚀刻坑;10，80:碳化硅衬底；1a:正表面；40，61:掩膜层；60:抗蚀剂膜；80a:第二主表面；80b:第一主表面；80c:定向平面；81:碳化娃外延层(η型漂移区)；82:ρ型基极区；83:η型区；84:ρ型接触区；91:棚.极绝缘膜；92:栅电极；93:层间绝缘膜；94:源电极；95:源互连层；98:背表面电极(漏电极)；A, Sff:侧壁；B，BT:底部；C12 至 C65，C23，C25，C43:芯片；TQ:凹陷部；TR:沟槽。
【主权项】
1.一种制造碳化硅半导体器件的方法，包括以下步骤: 制备具有第一主表面以及与所述第一主表面相反的第二主表面的碳化硅衬底； 通过蚀刻所述第一主表面来使蚀刻坑出现在所述第一主表面中，其中所述蚀刻坑包括微管道的蚀刻坑； 获得关于在所述第一主表面中的所述微管道的二维位置信息； 将所述碳化硅衬底切割成多个芯片；以及 基于所述二维位置信息来执行对所述芯片的筛选， 其中，所述第一主表面是硅面或相对于所述硅面具有小于或等于10°的偏离角的面。2.根据权利要求1所述的制造碳化硅半导体器件的方法，进一步包括形成与所述第二主表面接触的碳化硅外延层的步骤。3.根据权利要求2所述的制造碳化硅半导体器件的方法，进一步包括在所述碳化硅外延层的正表面上形成指示所述芯片的切割位置的图案的步骤， 其中，在将所述碳化硅衬底切割成所述多个芯片的步骤中，沿所述图案切割所述碳化硅衬底。4.根据权利要求3所述的制造碳化硅半导体器件的方法，其中，通过将关于所述微管道的所述二维位置信息与所述图案的位置进行比较来执行对所述芯片执行筛选的步骤。5.根据权利要求1或2所述的制造碳化硅半导体器件的方法，进一步包括将所述二维位置信息与所述芯片的识别编号关联的步骤。6.根据权利要求5所述的制造碳化硅半导体器件的方法，进一步包括在使包括所述微管道的所述蚀刻坑出现的步骤之后，抛光所述第一主表面的步骤。7.根据权利要求1至6中的任一项所述的制造碳化硅半导体器件的方法，进一步包括研磨所述第一主表面以去除至少部分所述蚀刻坑的步骤。8.根据权利要求7所述的制造碳化硅半导体器件的方法，进一步包括在研磨所述第一主表面的步骤之后，形成与所述第一主表面接触的电极的步骤。
【专利摘要】一种制造碳化硅半导体器件(1)的方法，包括以下步骤：制备具有第一主表面(80b)以及与第一主表面(80b)相反的第二主表面(80a)的碳化硅衬底(80)；蚀刻第一主表面(80b)而使包括微管道的蚀刻坑(3a)出现在第一主表面(80b)上；获得关于第一主表面(80b)上的微管道的二维位置信息；碳化硅衬底切割成多个芯片(C12-C65)。基于二维位置信息选择芯片(C12-C65)。第一主表面(80b)是硅面或者从硅面偏离小于或等于10°的角的面。由此，可提供一种可以高精度筛选出包括微管道的芯片的制造碳化硅半导体器件的方法。
【IPC分类】H01L21/66, H01L21/336, H01L29/78, H01L29/12
【公开号】CN105074897
【申请号】CN201480009879
【发明人】山田里美, 筑野孝
【申请人】住友电气工业株式会社
【公开日】2015年11月18日
【申请日】2014年2月7日
【公告号】WO2014162775A1