r>[0081]如图10所示，最后进行步骤2-3)，于PM0S器件区域的沟道两侧的顶层硅制作P型源区109及P型漏区110，于NM0S器件区域的沟道两侧的顶层硅制作N型源区107及N型漏区108。
[0082]本发明还提供一种基于图形化绝缘体上硅衬底的CMOS器件结构，包括:图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅201、绝缘层202以及顶层硅204，且所述绝缘层202对应于制备晶体管沟道的位置形成有凹槽203，所述凹槽203与底层硅之间保留有部分的绝缘层；CM0S器件，制作于所述图形化绝缘体上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽203对应的顶层硅204中。
[0083]作为示例，所述绝缘层202为二氧化硅层，所述绝缘层202的厚度为不小于10nm。
[0084]作为示例，所述顶层硅204的厚度范围为20?2000nm。
[0085]作为示例，所述CMOS器件包括:隔离结构205，制作于PM0S器件区域及NM0S器件区域之间；栅极结构206，制作于对应于所述凹槽的顶层硅表面；P型源区209及P型漏区210，制作于PM0S器件区域的沟道两侧的顶层硅中；以及N型源区207及N型漏区208，制作于NM0S器件区域的沟道两侧的顶层硅中。
[0086]如上所述，本发明的基于图形化绝缘体上硅衬底的CMOS器件结构及制备方法，具有以下有益效果:本发明在图形化绝缘体上硅衬底上制作CMOS器件，所述图形化绝缘体上硅衬底的绝缘层对应于制备晶体管栅极结构的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层，以在CMOS器件体区下方设置空洞，可以大大增加后续制备CMOS器件的可靠性，主要包括:1)减小了源漏与衬底的寄生电容，提高了器件工作速度；2)减小了源漏耦合，从而抑制了短沟道效应，可以制作更小沟道尺寸的晶体管；3)消除了沟道下方BOX层中的缺陷对沟道载流子的散射，提高载流子迀移率；4)抑制高能粒子入射对器件的影响，增加器件抗辐照性能。本发明结构及方法简单，可有效提高器件的可靠性，在半导体制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0087]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于，包括步骤: 步骤1)，制作图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层； 步骤2)，于所述图形化绝缘体上硅衬底上制作CMOS器件，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。2.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于，步骤1)包括: 步骤1-1)，提供第一硅衬底，于所述第一硅衬底表面形成第一绝缘层； 步骤1-2)，对所述第一硅衬底进行剥离离子注入，于所述硅衬底中定义剥离界面； 步骤1-3)，于所述第一绝缘层表面形成掩膜层，并于对应于制备晶体管沟道的位置形成刻蚀窗口，基于所述刻蚀窗口刻蚀所述第一绝缘层，形成直至所述第一硅衬底的凹槽；步骤1-4)，提供第二硅衬底，于所述第二硅衬底表面形成第二绝缘层，并键合所述第二绝缘层及所述第一绝缘层； 步骤1-5)，进行退火工艺使所述第一硅衬底从剥离界面处剥离，与所述第一绝缘层相接的部分作为图形化绝缘体上硅衬底材料的硅顶层； 步骤1-6)，进行高温退火，以加强所述第二绝缘层及所述第一绝缘层的键合强度。3.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于:步骤1-1)中，采用热氧化工艺于所述第一硅衬底表面形成二氧化硅层，作为第一绝缘层，所述第一绝缘层的厚度为不小于5nm。4.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于:步骤1-2)中，所述剥离离子为Η离子或He离子，所述剥离离子于所述第一硅衬底的注入深度为20?2000nm。5.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于:步骤1-5)中，退火工艺的气氛为N2气氛退火工艺的温度范围为400?500°C，以使所述第一硅衬底从剥离界面处剥离。6.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于:步骤1-5)中，还包括对所述顶层硅表面进行CMP抛光的步骤。7.根据权利要求1所述的基于图形化绝缘体上硅衬底的CMOS器件结构的制备方法，其特征在于:步骤2)包括: 步骤2-1)，于PM0S器件区域及NM0S器件区域之间制作隔离结构； 步骤2-2)，于对应于所述凹槽的顶层硅表面制作栅极结构； 步骤2-3)，于PM0S器件区域的沟道两侧的顶层硅制作P型源区及P型漏区，于NM0S器件区域的沟道两侧的顶层硅制作N型源区及N型漏区。8.一种基于图形化绝缘体上硅衬底的CMOS器件结构，其特征在于，包括: 图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层； CMOS器件，制作于所述图形化绝缘体上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。9.根据权利要求8所述的基于图形化绝缘体上硅衬底的CMOS器件结构，其特征在于:所述绝缘层为二氧化硅层，所述绝缘层的厚度为不小于10nm。10.根据权利要求8所述的基于图形化绝缘体上硅衬底的CMOS器件结构，其特征在于:所述顶层娃的厚度范围为20?2000nm。11.根据权利要求8所述的基于图形化绝缘体上硅衬底的CMOS器件结构，其特征在于:所述CMOS器件包括: 隔离结构，制作于PM0S器件区域及NM0S器件区域之间； 栅极结构，制作于对应于所述凹槽的顶层硅表面； P型源区及P型漏区，制作于PM0S器件区域的沟道两侧的顶层硅中； N型源区及N型漏区，制作于NM0S器件区域的沟道两侧的顶层硅中。
【专利摘要】本发明提供一种基于图形化绝缘体上硅衬底的CMOS器件结构及制备方法，包括：图形化绝缘体上硅衬底，所述图形化绝缘体上硅衬底包括底层硅、绝缘层以及顶层硅，且所述绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层；CMOS器件，制作于所述图形化绝缘体上硅衬底上，且所述CMOS器件的沟道制作于与所述凹槽对应的顶层硅中。本发明在图形化绝缘体上硅衬底上制作CMOS器件，所述图形化绝缘体上硅衬底的绝缘层对应于制备晶体管沟道的位置形成有凹槽，所述凹槽与底层硅之间保留有部分的绝缘层，以在CMOS器件体区下方设置空洞，可以大大增加后续制备CMOS器件的可靠性。
【IPC分类】H01L21/8238, H01L27/088, H01L27/04
【公开号】CN105428358
【申请号】CN201511018014
【发明人】俞文杰, 刘强, 刘畅, 文娇, 王翼泽, 王曦
【申请人】中国科学院上海微系统与信息技术研究所
【公开日】2016年3月23日
【申请日】2015年12月29日