用于测试大量器件的半导体装置及其构成方法和测试方法
【专利说明】
[0001] 要求于2014年9月18日在美国专利商标局提交的第62/052, 076号美国专利临 时申请和于2015年1月9日在韩国知识产权局提交的第10-2015-0003369号韩国专利申 请的优先权，上面参考的申请中的每个的全部内容通过引用包含于此。
技术领域
[0002] 本公开涉及一种半导体装置，更具体地讲，涉及半导体装置和能够有效地测量半 导体装置的大量器件的电流-电压特性的器件测试方法。
【背景技术】
[0003] 近些年，已经增加了对诸如智能电话、平板PC、数码相机、MP3播放器、PDA等的移 动装置的使用。在这样的移动装置中，提高了对多媒体的驱动和各种数据的吞吐量，并且使 用了高速度处理器和大容量存储介质。在移动装置上驱动各种应用程序。移动装置可以使 用半导体装置（例如，工作存储器（例如，DRAM)、非易失性存储器和应用处理器（在下文 中，称为"AP"））来驱动各种应用程序。
[0004] 如果使用用于制造半导体装置的新的工艺，则会监视半导体的晶体管特性以提高 成品率。在制造包括用于测试的半导体元件的芯片之后，可以利用形成在经历前段制程 (前道工序，FrontEndOfLine(FE0L))工艺的芯片上的焊盘执行测试。这种测试方法可 以使用三个焊盘来测量晶体管的DC特性。
【发明内容】
[0005] 发明构思的示例实施例提供了半导体装置和能够尽可能多地测量半导体装置的 元件的元件测量方法。
[0006] 发明构思的示例实施例涉及一种用于测试半导体装置的多个晶体管的方法。所 述方法包括利用前段制程（FE0L)工艺形成多个元件或多个逻辑单元；利用所述多个元件 或所述多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与所述多个晶体管连 接；形成用于使选择逻辑器的输入端子与所述多个晶体管的漏极端子或源极端子连接的焊 盘；利用选择逻辑器顺序地选择所述多个晶体管并测量所述多个晶体管之中一个所选择的 晶体管的电特性。
[0007] 在示例实施例中，所述多个元件可以是放置在半导体装置的特定的芯片区域的元 件。
[0008] 在示例实施例中，所述多个逻辑单元可以是位于半导体装置的标准逻辑单元。
[0009] 在示例实施例中，所述多个逻辑单元可以包括作为在半导体装置的设计阶段分配 给填充单元的单元的逻辑填充单元，逻辑填充单元可以形成为具有与标准逻辑单元相同的 功能。
[0010] 在示例实施例中，逻辑填充单元和标准逻辑单元可以均包括输入端子和输出端 子，形成所述多个元件或所述多个逻辑单元的FE0L工艺可以包括形成逻辑填充单元的输 入端子和输出端子，从而它们可以与标准逻辑单元的输入端子和输出端子分开。
[0011] 在示例实施例中，选择逻辑器可以在半导体装置的设计阶段根据所述多个晶体管 的位置利用形成在特定的芯片区域的译码器知识产权（IP)来实现。
[0012] 在示例实施例中，形成选择逻辑器的步骤可以包括对为了特定的功能而预先形成 在半导体装置的译码器电路进行布线。
[0013]在示例实施例中，所述方法还可以包括在执行FE0L工艺之后，去除形成在半导体 装置的所述多个元件或所述多个逻辑单元的上层部分处的过孔和金属线。
[0014]在示例实施例中，所述方法还可以包括在去除过孔和金属线之后，形成用于形成 选择逻辑器的接触件或导线。发明构思的示例实施例涉及一种用于测试的半导体装置，所 述半导体装置包括：将要被测试的多个晶体管，所述多个晶体管中的每个具有源极和漏极； 译码器，被构造成响应于选择信号来选择所述多个晶体管中的一个，在FE0L工艺之后通过 合成多个逻辑单元中的至少一个和多个元件来形成译码器；以及多个焊盘，与源极或漏极 连接，所述焊盘被构造成向译码器提供选择信号。
[0015]在示例实施例中，所述多个逻辑单元可以包括形成在备用区域的标准逻辑单元、 逻辑填充单元和逻辑单元中的至少一种。
[0016]在示例实施例中，逻辑填充单元可以是在FE0L工艺形成为具有逻辑功能的填充 单元。
[0017]在示例实施例中，所述多个逻辑单元和所述多个元件可以在用于测试的半导体装 置的设计阶段形成在用于测试而预先选择的芯片区域。
[0018]在示例实施例中，译码器可以包括在用于测试的半导体装置的特定的芯片区域的 知识产权（IP)。
[0019]在示例实施例中，在FE0L工艺之后，利用导线或过孔通过布线来使译码器与焊盘 电连接或者使译码器与所述多个晶体管电连接。
[0020] 在示例实施例中，可以通过与形成在用于测试的半导体装置的存储电路的行译码 器或列译码器有关的布线来形成译码器。
[0021] 在示例实施例中，存储电路可以对应于SRAM区域。发明构思的示例实施例涉及一 种用于形成用于测试的半导体装置的方法。所述方法包括：在用于测试的半导体装置的芯 片区域设置用于形成译码器的元件、逻辑单元和知识产权（IP)中的至少一种；利用FE0L工 艺在用于测试的半导体装置形成元件、逻辑单元和IP中的至少一种以及晶体管，所述晶体 管包括漏极和源极；形成响应于选择信号而顺序地选择晶体管的译码器；使译码器与晶体 管连接并形成用于使译码器的输入端子与晶体管的漏极或源极连接的焊盘。
[0022] 在示例实施例中，形成元件、逻辑单元和知识产权（IP)中的所述至少一种和晶体 管的步骤可以包括在元件或逻辑单元之中选择被构造成执行特定的功能的元件或逻辑单 JL·〇
[0023] 在示例实施例中，形成译码器的步骤可以包括选择当形成译码器时与需要最小化 的导线的位置对应的标准单元或元件中的一个，并且包括通过标准单元或元件中的所选择 的一个来形成译码器。
[0024] 在示例实施例中，形成译码器的步骤可以包括选择具有比参考尺寸大的尺寸的标 准单元或元件中的一个并且将标准单元或元件中的所选择的一个修改为译码器。
[0025] 在示例实施例中，所述设置步骤可以包括根据晶体管和焊盘的位置或晶体管的数 量与焊盘来确定IP的数量、位置和译码大小。
[0026] 在示例实施例中，所述方法还可以包括在FE0L工艺之后去除过孔或金属线。
[0027] 根据发明构思的示例实施例，提供了一种用于测试位于前段制程（FE0L)端半导 体装置上的目标晶体管的方法。FE0L端半导体装置包括目标晶体管以及利用FE0L工艺形 成的多个元件和多个逻辑单元中的至少一个。目标晶体管均包括源极、栅极和漏极。所述 方法包括：通过修改位于FE0L端半导体装置上的所述多个元件和所述多个逻辑单元中的 所述至少一个形成译码器；形成焊盘图案，所述焊盘图案限定连接到译码器的输入端子、连 接到目标晶体管中的至少一个的源极的源极端子、连接到目标晶体管中的至少一个的漏极 的漏极端子；将译码器连接到目标晶体管的栅极；以及利用译码器选择目标晶体管中的一 个并且利用源极端子和漏极端子测量目标晶体管中的所选择的目标晶体管的电特性。
[0028] 在示例实施例中，目标晶体管的源极可以连接到公共源极，目标晶体管的漏极可 以连接到公共漏极，形成焊盘图案的步骤可以包括形成连接到公共源极的源极端子和形成 连接到公共漏极的漏极端子。
[0029] 在示例实施例中，位于FE0L端半导体装置上的所述多个元件和所述多个逻辑单 元中的所述至少一个可以连接到过孔和金属线，形成译码器的步骤可以包括去除连接到位 于FE0L端半导体装置上的所述多个元件和所述多个逻辑单元中的所述至少一个的过孔和 金属线，并布线新的互连结构以将所述多个元件和所述多个逻辑单元中的所述至少一个改 成为译码器。
[0030] 在示例实施例中，FE0L端半导体装置可以包括基于电源轨被划分成多个轨的电路 块。每个行可以包括标准逻辑单元、逻辑填充单元和普通的填充单元。形成译码器的步骤 可以包括将逻辑填充单元中的一个改为译码器。将译码器连接到目标晶体管的栅极的步骤 可以包括将译码器连接到在与译码器相同的行中的标准逻辑单元的门。
[0031] 在示例实施例中，形成译码器的步骤可以包括形成译码器以包括至少一个反相器 和至少一个NAND门。
【附图说明】
[0032] 发明构思的前述及其他特征将通过发明构思的非限制性实施例的更具体的描述 而变得明显，如在附图中所示出的，在整个不同的附图中同样的附图标记始终表示同样的 部件。附图不必是按比例绘制的，相反重点放在示出发明构思的原理。在附图中：
[0033] 图1是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框 图；
[0034] 图2A和图2B是根据发明构思的示例实施例的用于测试的半导体装置的剖视图；
[0035] 图3是示意性地示出根据发明构思的示例实施例的制造用于测试的半导体装置 的方法的流程图；
[0036] 图4是示意性地示出根据发明构思的示例实施例的图1的选择电路110的电路 图；
[0037] 图5是用于具有图4的逻辑功能的译码器的布局结构的平面图；
[0038] 图6A和图6B是示意性地示出利用标准单元实现的反相器111和NAND门的布局 的图；
[0039] 图7是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框 图；
[0040] 图8是示意性地示出图7的用于测试的半导体装置的测试方法的流程图；
[0041] 图9是示意性地示出根据发明构思的示例实施例的半导体装置的图；
[0042] 图10是示意性地示出置于图9的半导体装置的一个单元行的单元的电路图；
[0043] 图11是示意性地示出图10的单元行的布局的图；
[0044] 图12是示意性地示出根据发明构思的示例实施例的包括逻辑填充单元（filler cell)的用于测试的半导体装置的测试方法的流程图；
[0045] 图13是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框 图；
[0046] 图14是示意性地示出利用图13的用于测试的半导体装置400的器件测试方法的 流程图；
[0047] 图15是示意性地示出根据发明构思的示例实施例的用于测试的半导体装置的框 图；
[0048] 图16是示意性地示出利用图15的半导体装置的器件测试方法的流程图；