器611被重新用作用于测试的译码器。在完成FE0L工 艺之后，去除一些过孔和金属层，然后利用行译码器611连接测试区域618的晶体管的栅 极。可以能够利用掩模来使行译码器611和晶体管之间的这种连接最小化。同样地，此时， 形成焊盘区域619。利用行译码器611的选择信号线连接焊盘区域619中的一些焊盘，一些 焊盘与测试目标晶体管的公共源极CS和公共漏极CD连接。
[0144] 图18是示意性地示出利用图17的半导体装置600的器件测试方法的流程图。参 照图18,根据发明构思的示例实施例的半导体装置600在FE0L工艺之后对预先形成的译码 器电路（作为用于测试的译码器）重新配置。
[0145] 在操作S610中，执行半导体装置600的FE0L工艺以形成半导体装置600的元件、 接触件和各种IP。通过FE0L工艺形成半导体装置600的电路块、元件、接触件和下金属线。 如果完成了FE0L工艺，则形成了SRAM区域610的译码器电路611和613。
[0146] 在S620中，进行与通过FE0L工艺提供的半导体装置600有关的布线。即，去除通 过FE0L工艺形成的半导体装置的一些金属层和过孔，并使SRAM区域610的译码器电路（例 如，行译码器611)与测试区域618的晶体管电连接。即，形成用于连接行译码器611的输 出端子和金属层的过孔，并形成金属层。当形成金属层时形成了焊盘区域619。即，形成了 与行译码器611的输入端子连接的焊盘和与测试区域618的公共源极CS或公共漏极CD连 接的焊盘。
[0147] 在操作S630中，相对于测试目标晶体管顺序地执行测试操作。如果通过焊盘接收 到来自测试器（或测试设备）的选择信号，则行译码器611响应于选择信号来选择一个晶 体管。然后，所选择的晶体管导通，并且测试器经由与公共源极和公共漏极连接的焊盘来测 量通道电流或电压。执行晶体管的选择和测量直至测量了测试区域618的所有晶体管。
[0148] 描述了在FE0L工艺之后再使用预先存在的译码器电路来形成译码器的方法。 SRAM可以是在包括译码器电路的器件中。然而，示例实施例不限于此。可以清楚的是，包括 在各个电路中的译码器或知识产权被再用作根据发明构思的示例实施例的用于测试的译 码器。
[0149] 图19是示意性地示出根据发明构思的示例实施例的包括半导体装置的便携式终 端的框图。参照图19,根据发明构思的示例实施例的便携式终端1000包含图像处理单元 1100、RF收发器单元1200、音频处理单元1300、图像文件生成单元1400、存储器1500、用户 接口 1600和控制器1700。
[0150] 图像处理单元1100包括透镜1110、图像传感器1120、图像处理器1130和显示单 元1140。RF收发单元1200包括天线1210、收发器1220和调制解调器1230。音频处理单 元1300包括音频处理器1310、麦克风1320和扬声器1330。
[0151] 便携式终端1000可以包括各种类型的半导体装置。具体地，可以利用嵌入有多个 IP的芯片上系统来实现执行控制器1700的功能的应用处理器。在这种情况下，形成了相对 高度集成的器件，并且需要对更多个晶体管进行测试以提高成品率。如果根据发明构思的 示例实施例的测试方法应用于形成控制器1700的半导体装置以满足该需要，则能够测量 其数量显著增多的元件。
[0152] 可以根据各种不同的封装技术来封装根据发明构思的示例实施例的存储系统。该 封装技术的示例可以包括下述：P〇P(层叠封装件）、球栅阵列（BGA)、芯片级封装件（CSP)、 塑料引线芯片载体（PLCC)、塑料双列直插式封装件（ΗΠΡ)、华夫裸片封装件（Diein wafflePack)、晶片形式的裸片（DieinWaferForm)、板上芯片（COB)、陶瓷双列直插式 封装件（CERDIP)、塑料公制四方扁平封装件（MQFP)、小外形集成电路（S0IC)、收缩型小外 形封装件（SS0P)、薄型小外形封装件（TS0P)、薄型四方扁平封装件（TQFP)、系统级封装件 (SIP)、多芯片封装件（MCP)、晶片级制造封装件（WFP)和晶片级处理堆叠封装件（WSP)。
[0153] 根据半导体装置及其测试方法，对FE0L工艺阶段的芯片进行有效的器件选择是 可能的，从而显著地增多将被测试的元件的数量。另外，在半导体装置的制造阶段提高（和 /或最大化）监测器件的效率，从而提高了成品率。
[0154] 尽管已经参照一些示例实施例描述了发明构思，但是对于本领域技术人员而言将 明显的是，在不脱离发明构思的精神和范围的情况下可以进行各种改变和修改。因此，应该 理解的是，上述实施例不是限制性的，而是示例性的。
【主权项】
1. 一种用于测试半导体装置的多个晶体管的方法，所述方法包括： 利用前段制程工艺形成多个元件或多个逻辑单元； 利用所述多个元件或所述多个逻辑单元中的至少一个来形成选择逻辑器； 使选择逻辑器与所述多个晶体管连接； 形成用于使选择逻辑器的输入端子与所述多个晶体管的漏极端子或源极端子连接的 焊盘；以及 利用选择逻辑器顺序地选择所述多个晶体管并测量所述多个晶体管之中的所选择的 晶体管的电特性。2. 如权利要求1所述的方法，其中，所述多个元件是放置在半导体装置的特定的芯片 区域的元件。3. 如权利要求1所述的方法，其中，所述多个逻辑单元是位于半导体装置的标准逻辑 单元。4. 如权利要求1所述的方法，其中，所述多个逻辑单元包括作为在半导体装置的设计 阶段被分配给填充单元的单元的逻辑填充单元，逻辑填充单元被形成为具有与标准逻辑单 元相同的功能。5. 如权利要求4所述的方法，其中，逻辑填充单元和标准逻辑单元均包括输入端子和 输出端子， 形成所述多个元件或所述多个逻辑单元的前段制程工艺包括形成逻辑填充单元的输 入端子和输出端子，从而逻辑填充单元的输入端子和输出端子与标准逻辑单元的输入端子 和输出端子分开。6. 如权利要求1所述的方法，其中，选择逻辑器在半导体装置的设计阶段根据所述多 个晶体管的位置利用形成在特定的芯片区域的译码器知识产权来实现。7. 如权利要求1所述的方法，其中，形成选择逻辑器的步骤包括对为了特定的功能而 预先形成在半导体装置的译码器电路进行布线。8. 如权利要求1所述的方法，所述方法还包括： 在执行前段制程工艺之后，去除形成在半导体装置的所述多个元件或所述多个逻辑单 元的上层部分处的过孔和金属线。9. 如权利要求8所述的方法，所述方法还包括：在去除过孔和金属线之后，形成用于形 成选择逻辑器的接触件或导线。10. -种用于测试的半导体装置，所述半导体装置包括： 将要被测试的多个晶体管，所述多个晶体管中的每个晶体管具有源极和漏极； 译码器，被构造成响应于选择信号来选择所述多个晶体管中的一个，在前段制程工艺 之后通过合成多个元件和多个逻辑单元中的至少一个来形成译码器；以及 多个焊盘，与源极或漏极连接，所述焊盘被构造成向译码器提供选择信号。11. 如权利要求10所述的用于测试的半导体装置，其中，所述多个逻辑单元包括形成 在备用区域的标准逻辑单元、逻辑填充单元和逻辑单元中的至少一种。12. 如权利要求11所述的用于测试的半导体装置，其中，逻辑填充单元是在前段制程 工艺形成为具有逻辑功能的填充单元。13. 如权利要求10所述的用于测试的半导体装置，其中，所述多个逻辑单元和所述多 个元件在用于测试的半导体装置的设计阶段形成在用于测试而预先选择的芯片区域。14. 如权利要求10所述的用于测试的半导体装置，其中，译码器包括位于用于测试的 半导体装置的特定的芯片区域的知识产权。15. 如权利要求14所述的用于测试的半导体装置，其中，在前段制程工艺之后，利用导 线或过孔通过布线来使译码器与焊盘电连接或者使译码器与所述多个晶体管电连接。16. 如权利要求10所述的用于测试的半导体装置，其中，通过与形成在用于测试的半 导体装置的存储电路的行译码器或列译码器有关的布线来形成译码器。17. 如权利要求16所述的用于测试的半导体装置，其中，存储电路对应于静态随机存 取存储器区域。18. 如权利要求16所述的用于测试的半导体装置，其中，将要被测试的所述多个晶体 管的漏极和源极对应于将要被测试的所述多个晶体管的公共源极和公共漏极的各个部分。19. 一种用于形成用于测试的半导体装置的方法，所述方法包括： 在用于测试的半导体装置的芯片区域设置用于形成译码器的元件、逻辑单元和知识产 权中的至少一种； 利用前段制程工艺在用于测试的半导体装置形成元件、逻辑单元和知识产权中的至少 一种和晶体管，所述晶体管包括漏极和源极； 形成响应于选择信号而顺序地选择晶体管的译码器； 将译码器连接到晶体管； 形成用于使译码器的输入端子与晶体管的漏极或源极连接的焊盘。20. 如权利要求19所述的方法，其中，设置元件、逻辑单元和知识产权中的所述至少一 种和晶体管的步骤包括在元件或逻辑单元之中选择被构造成执行特定的功能的元件或逻 辑单元。21. 如权利要求19所述的方法，其中，形成译码器的步骤包括选择与形成译码器时需 要最小化的导线的位置对应的标准单元或元件中的一个，并且包括从标准单元或元件中的 所选择的一个来形成译码器。22. 如权利要求19所述的方法，其中，形成译码器的步骤包括选择具有比参考尺寸大 的尺寸的标准单元或元件中的一个并且将标准单元或元件中的所选择的一个改变为译码 器。23. 如权利要求19所述的方法，其中，所述设置步骤包括根据晶体管和焊盘的位置或 晶体管的数量与焊盘来确定知识产权的数量、位置和译码大小。24. 如权利要求19所述的方法，所述方法还包括： 在前段制程工艺之后去除过孔或金属线。
【专利摘要】提供了一种用于测试半导体装置的多个晶体管的方法。所述方法包括利用前段制程(FEOL)工艺形成多个元件或多个逻辑单元；利用多个元件或多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与多个晶体管连接，形成用于使选择逻辑器的输入端子与多个晶体管的漏极端子或源极端子连接的焊盘；利用选择逻辑器顺序地选择多个晶体管并测量所述多个晶体管之中的所选择的晶体管的电特性。
【IPC分类】H01L21/66
【公开号】CN105448764
【申请号】CN201510599734
【发明人】元孝植, 玄大埈, 郑光钰
【申请人】三星电子株式会社
【公开日】2016年3月30日
【申请日】2015年9月18日
【公告号】US20160086863